JPS6212532B2 - - Google Patents
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- Publication number
- JPS6212532B2 JPS6212532B2 JP57168280A JP16828082A JPS6212532B2 JP S6212532 B2 JPS6212532 B2 JP S6212532B2 JP 57168280 A JP57168280 A JP 57168280A JP 16828082 A JP16828082 A JP 16828082A JP S6212532 B2 JPS6212532 B2 JP S6212532B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- memory access
- buffer
- access exception
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、デイジタル計算機システムにおける
命令フエツチ方式に関し、特に命令フエツチ時の
メモリアクセス例外が生じた場合の命令フエツチ
トラツプ方式に関する。
命令フエツチ方式に関し、特に命令フエツチ時の
メモリアクセス例外が生じた場合の命令フエツチ
トラツプ方式に関する。
(2) 従来技術と問題
一般的な、デイジタル計算機システムにおける
命令制御部の構成を第１図に示す。第１図におい
て１は主記憶装置、２は記憶制御部、３は命令制
御部、４は演算処理部、５はシーケンス制御部で
ある。命令制御部３は、命令バツフア３１、命令
解読回路３２、命令アドレスレジスタ３３、命令
アドレス加算器３４等を有する。
命令制御部の構成を第１図に示す。第１図におい
て１は主記憶装置、２は記憶制御部、３は命令制
御部、４は演算処理部、５はシーケンス制御部で
ある。命令制御部３は、命令バツフア３１、命令
解読回路３２、命令アドレスレジスタ３３、命令
アドレス加算器３４等を有する。
命令制御部３においては、実行されるべき命令
が予め主記憶装置１に収納されているプログラム
中から命令バツフアに取込まれている（すなわち
命令フエツチが行われる）。第２図には、命令バ
ツフア３１の概略的な構成が示される。命令バツ
フア３１は、例えば10段のレジスタから構成され
ており、主記憶装置１からフエツチされた命令が
実行される順序に従つて下の方の段から埋められ
ており、最下段の命令が命令解読回路３２に供給
されその命令が実行される。一つの命令の実行が
終了すると、命令バツフア３１内に取込まれてい
た命令は１段ずつ下にシフトされる。従つて、命
令バツフア３１内のレジスタに空きが生じ、この
空いた部分に対して主記憶装置１からの命令フエ
ツチが行われる。命令バツフア３１は、各段のレ
ジスタに命令がセツトされているか否かを指示す
るフイル・ビツトが設けられており、命令がフエ
ツチされた時点でこのフイル・ビツトがセツトさ
れる。
が予め主記憶装置１に収納されているプログラム
中から命令バツフアに取込まれている（すなわち
命令フエツチが行われる）。第２図には、命令バ
ツフア３１の概略的な構成が示される。命令バツ
フア３１は、例えば10段のレジスタから構成され
ており、主記憶装置１からフエツチされた命令が
実行される順序に従つて下の方の段から埋められ
ており、最下段の命令が命令解読回路３２に供給
されその命令が実行される。一つの命令の実行が
終了すると、命令バツフア３１内に取込まれてい
た命令は１段ずつ下にシフトされる。従つて、命
令バツフア３１内のレジスタに空きが生じ、この
空いた部分に対して主記憶装置１からの命令フエ
ツチが行われる。命令バツフア３１は、各段のレ
ジスタに命令がセツトされているか否かを指示す
るフイル・ビツトが設けられており、命令がフエ
ツチされた時点でこのフイル・ビツトがセツトさ
れる。
ところで、通常の計算機システムにおいては、
プログラムが主記憶装置において連続した領域に
収納されており、実行される順序に従つて命令の
アドレスが決められている。従つて、通常の命令
フエツチにおいては、命令アドレスに対して定数
を加えることにより次の命令のメモリアクセスが
行われる。ところが、主記憶装置１に収納されて
いるプログラムにおいて、次の命令がメモリ番地
の上でまつたく違う位置に収納されている場合が
ある。例えば、現在の計算機システムにおいて一
般に用いられている仮想記憶／実記憶変換におい
ては、第３図に示すように連続した論理メモリが
実メモリ上では２つに領域分割されて収納されて
いることがある。このような場合、従来の命令フ
エツチ方式においては、命令バツフア３１内の各
段のレジスタに例外ビツトを設けておき、命令バ
ツフア３１内に正しい順序の命令以外のデータを
取込んだ場合にこの例外ビツトをセツトしてお
き、命令を実行する際に例外ビツトがセツトされ
ているか否かを判別している。例外ビツトがセツ
トされている場合には、メモリアクセス例外の原
因に応じて命令が収納されている正しいアドレス
から命令をフエツチするためのトラツプ制御等が
実行される。
プログラムが主記憶装置において連続した領域に
収納されており、実行される順序に従つて命令の
アドレスが決められている。従つて、通常の命令
フエツチにおいては、命令アドレスに対して定数
を加えることにより次の命令のメモリアクセスが
行われる。ところが、主記憶装置１に収納されて
いるプログラムにおいて、次の命令がメモリ番地
の上でまつたく違う位置に収納されている場合が
ある。例えば、現在の計算機システムにおいて一
般に用いられている仮想記憶／実記憶変換におい
ては、第３図に示すように連続した論理メモリが
実メモリ上では２つに領域分割されて収納されて
いることがある。このような場合、従来の命令フ
エツチ方式においては、命令バツフア３１内の各
段のレジスタに例外ビツトを設けておき、命令バ
ツフア３１内に正しい順序の命令以外のデータを
取込んだ場合にこの例外ビツトをセツトしてお
き、命令を実行する際に例外ビツトがセツトされ
ているか否かを判別している。例外ビツトがセツ
トされている場合には、メモリアクセス例外の原
因に応じて命令が収納されている正しいアドレス
から命令をフエツチするためのトラツプ制御等が
実行される。
前記の従来形の命令フエツチ方式においては、
命令バツフア内に例外ビツトを設ける必要があ
り、またメモリアクセス例外が生じた場合に誤つ
た命令がバツフア内にセツトされることになる。
命令バツフア内に例外ビツトを設ける必要があ
り、またメモリアクセス例外が生じた場合に誤つ
た命令がバツフア内にセツトされることになる。
(3) 発明の目的
本発明の目的は、前記の従来形の問題点にかん
がみ、命令フエツチ時のメモリアクセス例外の原
因を記憶する装置を命令バツフアの外に設けるこ
とにより命令バツフア内に例外ビツトを設けるこ
となしでメモリアクセス例外に対するトラツプ制
御を行うことができるようにすることにある。
がみ、命令フエツチ時のメモリアクセス例外の原
因を記憶する装置を命令バツフアの外に設けるこ
とにより命令バツフア内に例外ビツトを設けるこ
となしでメモリアクセス例外に対するトラツプ制
御を行うことができるようにすることにある。
(4) 発明の構成
本発明においては、主記憶装置に収納されたプ
ログラム中の命令を命令フエツチする際にメモリ
アクセス例外が発生した場合に前記メモリアクセ
ス例外の原因を記憶する回路を前記命令バツフア
の外に設け、メモリアクセス例外の発生時におい
てフエツチされた命令に対しては命令バツフア内
のフイル・ビツトをセツトせず、メモリアクセス
例外の原因を前記の記憶回路に記憶させ、命令実
行時においてフイルビツトがオフであることによ
り記憶されたメモリアクセス例外に対するトラツ
プ制御を行うようにしたことを特徴とする、命令
フエツチトラツプ制御方式が提供される。
ログラム中の命令を命令フエツチする際にメモリ
アクセス例外が発生した場合に前記メモリアクセ
ス例外の原因を記憶する回路を前記命令バツフア
の外に設け、メモリアクセス例外の発生時におい
てフエツチされた命令に対しては命令バツフア内
のフイル・ビツトをセツトせず、メモリアクセス
例外の原因を前記の記憶回路に記憶させ、命令実
行時においてフイルビツトがオフであることによ
り記憶されたメモリアクセス例外に対するトラツ
プ制御を行うようにしたことを特徴とする、命令
フエツチトラツプ制御方式が提供される。
(5) 発明の実施例
本発明の一実施例としての命令フエツチトラツ
プ制御方式を以下に説明する。
プ制御方式を以下に説明する。
本発明による制御方式は、前述した第１図のデ
イジタル計算機の命令制御部と同様のシステムに
おいて適用されるものであるが、命令バツフアの
構成は、従来形の場合と異なり第４図に示され
る。第４図において、命令バツフア３１′には第
２図の従来形の場合と異なり例外ビツトが設けら
れておらず、命令バツフア３１′とは別にメモリ
アクセス例外の原因を記憶するための回路３５が
設けられている。
イジタル計算機の命令制御部と同様のシステムに
おいて適用されるものであるが、命令バツフアの
構成は、従来形の場合と異なり第４図に示され
る。第４図において、命令バツフア３１′には第
２図の従来形の場合と異なり例外ビツトが設けら
れておらず、命令バツフア３１′とは別にメモリ
アクセス例外の原因を記憶するための回路３５が
設けられている。
第４図の命令バツフア３１′においては、最下
段のレジスタに収納されてた命令の実行が終了す
ると、命令バツフア３１′内の命令が１段ずつ下
にシフトされる。それにより空になつた上段のレ
ジスタに対して主記憶装置から命令がフエツチさ
れる。この場合に、メモリアクセス例外が生じた
とすると、正しい命令が命令バツフア３１′に取
込まれない。このようにメモリアクセス例外が生
じると、命令バツフア３１′においては、この誤
つて取込まれた命令に対してフイル・ビツトのセ
ツトを行わず、メモリアクセス例外の原因を記憶
回路３５に記憶しておく。そして、命令バツフア
３１′において次の命令の実行が終了した時点で
命令フエツチを行う際に記憶回路３５の内容を判
別して、エラーの生じた原因にもとづきトラツプ
等の制御を行い、正しい命令が収納されているア
ドレスから命令を命令バツフア３１′にフエツチ
する。
段のレジスタに収納されてた命令の実行が終了す
ると、命令バツフア３１′内の命令が１段ずつ下
にシフトされる。それにより空になつた上段のレ
ジスタに対して主記憶装置から命令がフエツチさ
れる。この場合に、メモリアクセス例外が生じた
とすると、正しい命令が命令バツフア３１′に取
込まれない。このようにメモリアクセス例外が生
じると、命令バツフア３１′においては、この誤
つて取込まれた命令に対してフイル・ビツトのセ
ツトを行わず、メモリアクセス例外の原因を記憶
回路３５に記憶しておく。そして、命令バツフア
３１′において次の命令の実行が終了した時点で
命令フエツチを行う際に記憶回路３５の内容を判
別して、エラーの生じた原因にもとづきトラツプ
等の制御を行い、正しい命令が収納されているア
ドレスから命令を命令バツフア３１′にフエツチ
する。
(6) 発明の効果
本発明によれば、命令フエツチ時のメモリアク
セス例外の原因を命令バツフアとは別に記憶する
ことにより、命令バツフア内に例外ビツトを設け
ることなしで、メモリアクセス例外に対応するト
ラツプ制御を行うことができる。
セス例外の原因を命令バツフアとは別に記憶する
ことにより、命令バツフア内に例外ビツトを設け
ることなしで、メモリアクセス例外に対応するト
ラツプ制御を行うことができる。
第１図は、デイジタル計算機における命令制御
部の構成を示す図、第２図は、従来形の命令フエ
ツチトラツプ制御方式を示す図、第３図は、主記
憶装置におけるプログラムの収納位置を示す図、
第４図は、本発明による命令フエツチトラツプ制
御方式を示す図である。 （符号の説明）、１：主記憶装置、２：記憶制
御部、３：命令制御部、３１，３１′：命令バツ
フア、３２：命令解読回路、３３：命令アドレ
ス、３４：命令アドレス加算器、３５：記憶回
路、４：演算処理部、５：シーケンス処理部。
部の構成を示す図、第２図は、従来形の命令フエ
ツチトラツプ制御方式を示す図、第３図は、主記
憶装置におけるプログラムの収納位置を示す図、
第４図は、本発明による命令フエツチトラツプ制
御方式を示す図である。 （符号の説明）、１：主記憶装置、２：記憶制
御部、３：命令制御部、３１，３１′：命令バツ
フア、３２：命令解読回路、３３：命令アドレ
ス、３４：命令アドレス加算器、３５：記憶回
路、４：演算処理部、５：シーケンス処理部。
Claims (1)
- １ 主記憶装置に収納されたプログラム中の命令
を命令実行前に命令バツフアにフエツチする際に
メモリアクセス例外が発生した場合に前記メモリ
アクセス例外の原因を記憶する回路を前記命令バ
ツフアの外に設け、メモリアクセス例外の発生時
においてフエツチされた命令に対しては命令バツ
フア内のフイル・ビツトをセツトせず、メモリア
クセス例外の原因を前記の記憶回路に記憶させ、
命令実行時においてフイルビツトがオフであるこ
とにより記憶されたメモリアクセス例外の原因に
対するトラツプ制御を行うようにしたことを特徴
とする、命令フエツチトラツプ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168280A JPS5958550A (ja) | 1982-09-29 | 1982-09-29 | 命令フエツチトラツプ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168280A JPS5958550A (ja) | 1982-09-29 | 1982-09-29 | 命令フエツチトラツプ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958550A JPS5958550A (ja) | 1984-04-04 |
| JPS6212532B2 true JPS6212532B2 (ja) | 1987-03-19 |
Family
ID=15865085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168280A Granted JPS5958550A (ja) | 1982-09-29 | 1982-09-29 | 命令フエツチトラツプ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958550A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622001B2 (ja) * | 1985-12-18 | 1994-03-23 | 株式会社日立製作所 | 計算機システムのメモリ管理ユニット |
| CA1332101C (en) * | 1987-06-08 | 1994-09-27 | Kiyomi Shio | Twin belt type casting machine and method of casting by using the same |
-
1982
- 1982-09-29 JP JP57168280A patent/JPS5958550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5958550A (ja) | 1984-04-04 |
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