JPH0241070B2 - - Google Patents
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- JPH0241070B2 JPH0241070B2 JP56122024A JP12202481A JPH0241070B2 JP H0241070 B2 JPH0241070 B2 JP H0241070B2 JP 56122024 A JP56122024 A JP 56122024A JP 12202481 A JP12202481 A JP 12202481A JP H0241070 B2 JPH0241070 B2 JP H0241070B2
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- 239000013598 vector Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 6
- 230000001629 suppression Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はベクトル・マスク制御方式に関し、特
にマスク・ベクトル中に一定個数の演算抑止ビツ
トの連続していることを検出し、これに対応する
アレイ・オペランドおよびマスク・ベクトルの不
要な読出しと無効な演算を飛ばすように制御する
ベクトル・マスク演算制御方式に関するものであ
る。
にマスク・ベクトル中に一定個数の演算抑止ビツ
トの連続していることを検出し、これに対応する
アレイ・オペランドおよびマスク・ベクトルの不
要な読出しと無効な演算を飛ばすように制御する
ベクトル・マスク演算制御方式に関するものであ
る。
科学技術計算等を行うコンピユータにおいて
は、多量のアレイ処理が必要であるが、なかでも
条件にしたがつてアレイ処理の内容が変化する場
合、マスク・ベクトルにより制御する方法があ
る。
は、多量のアレイ処理が必要であるが、なかでも
条件にしたがつてアレイ処理の内容が変化する場
合、マスク・ベクトルにより制御する方法があ
る。
第１図はマスク・ベクトルによる演算制御の一
例で、アレイＡ（）の各エレメントの値にした
がい、アレイＡ（）の一部のエレメントを、ア
レイＢ（）、Ｃ（）の対応するエレメント同志
の加算結果に置き換える、条件付きの繰返し処理
の例である。第１図では、特にアレイＡ（）中
の０より小のエレメントについて、アレイＢ
（）、Ｃ（）の対応するエレメントの加算結果
と置き換える例を示している。まず、アレイＡ
（）の各エレメント対応に、Ａ（）＞０の場合
は“０”、Ａ（）＜０の場合は“１”の値を示す
ビツト列を作成する。これがマスク・ベクトルで
あり、その各ビツトをマスク・ビツトと呼んでい
る。次に、このマスク・ベクトルにしたがい、値
が“１”であるマスク・ビツトに対応するアレイ
Ｂ（），Ｃ（）のエレメント同志を加算し、結
果をＡ（）の対応するエレメントに書き込む。
それ以外のアレイＡ（）のエレメントは変化さ
せない。
例で、アレイＡ（）の各エレメントの値にした
がい、アレイＡ（）の一部のエレメントを、ア
レイＢ（）、Ｃ（）の対応するエレメント同志
の加算結果に置き換える、条件付きの繰返し処理
の例である。第１図では、特にアレイＡ（）中
の０より小のエレメントについて、アレイＢ
（）、Ｃ（）の対応するエレメントの加算結果
と置き換える例を示している。まず、アレイＡ
（）の各エレメント対応に、Ａ（）＞０の場合
は“０”、Ａ（）＜０の場合は“１”の値を示す
ビツト列を作成する。これがマスク・ベクトルで
あり、その各ビツトをマスク・ビツトと呼んでい
る。次に、このマスク・ベクトルにしたがい、値
が“１”であるマスク・ビツトに対応するアレイ
Ｂ（），Ｃ（）のエレメント同志を加算し、結
果をＡ（）の対応するエレメントに書き込む。
それ以外のアレイＡ（）のエレメントは変化さ
せない。
第２図に、これをハードウエアで処理する方法
の概念図を示す。第２図において、１はデータア
レイが格納される記憶装置、１００は演算の実行
や記憶装置１の読み書書きの制御などを行う演算
制御装置である。演算制御装置１００では、ま
ず、記憶装置１よりアレイＡ（）のエレメン
ト・データを順次読み出し、比較演算によりマス
ク・データ（マスク・ベクトル：ｍ（）を生成
し、マスク・レジスタ２に格納していく。このマ
スク・データ生成後またはマスク・データ生成を
行いながら、記憶装置１よりアレイＢ（）、Ｃ
（）を順次読み出して、マスク・レジスタ２の
対応するマスク・ビツトとともに加算器３へ供給
する。加算器３は、マスク・ビツトが“１”であ
るときのみＢ（）＋Ｃ（）の演算を実行し、そ
れ以外は演算を抑止する。演算結果は、対応する
マスク・ビツトとともに記憶装置１へ転送され、
アレイＡ（）へ書き込まれるが、マスク・ビツ
トが“０”であれば書き込みは抑止される。
の概念図を示す。第２図において、１はデータア
レイが格納される記憶装置、１００は演算の実行
や記憶装置１の読み書書きの制御などを行う演算
制御装置である。演算制御装置１００では、ま
ず、記憶装置１よりアレイＡ（）のエレメン
ト・データを順次読み出し、比較演算によりマス
ク・データ（マスク・ベクトル：ｍ（）を生成
し、マスク・レジスタ２に格納していく。このマ
スク・データ生成後またはマスク・データ生成を
行いながら、記憶装置１よりアレイＢ（）、Ｃ
（）を順次読み出して、マスク・レジスタ２の
対応するマスク・ビツトとともに加算器３へ供給
する。加算器３は、マスク・ビツトが“１”であ
るときのみＢ（）＋Ｃ（）の演算を実行し、そ
れ以外は演算を抑止する。演算結果は、対応する
マスク・ビツトとともに記憶装置１へ転送され、
アレイＡ（）へ書き込まれるが、マスク・ビツ
トが“０”であれば書き込みは抑止される。
以上の通り、マスク・ベクトルによる演算抑制
によつて、条件にしたがうアレイ処理を行うこと
ができる。しかし、従来はマスク・ビツトの値に
関係なく記憶装置よりアレイを順次読み出してい
たゝめ、例えばマスク・ベクトル中に大半の
“０”のビツトが含まれていたとしても、、制御に
より無効な演算が抑止されるのみで、処理に要す
る時間は、マスク・ベクトルの大部分が“１”の
場合と変らず、必らずアレイのエレメント数に比
例した時間を必要としていた。これはマスク・ベ
クトルが多くの“０”を含む性格（スパース性）
の場合、処理に無駄な時間を多く費やしているこ
とになる。
によつて、条件にしたがうアレイ処理を行うこと
ができる。しかし、従来はマスク・ビツトの値に
関係なく記憶装置よりアレイを順次読み出してい
たゝめ、例えばマスク・ベクトル中に大半の
“０”のビツトが含まれていたとしても、、制御に
より無効な演算が抑止されるのみで、処理に要す
る時間は、マスク・ベクトルの大部分が“１”の
場合と変らず、必らずアレイのエレメント数に比
例した時間を必要としていた。これはマスク・ベ
クトルが多くの“０”を含む性格（スパース性）
の場合、処理に無駄な時間を多く費やしているこ
とになる。
本発明の目的は、上記のような従来の問題点を
解決するものであり、マスク・ベクトルの一定個
数のビツト群毎に、該ビツト群中の全ビツトが演
算抑止を示している場合、当該ビツト群に対応す
る分のオペランドの無効な演算を飛ばすように制
御し、スペース性の強いマスク・ベクトルを用い
るアレイ処理の時間を短縮することのできるベク
トル・マスク演算制御方式を提供することにあ
る。
解決するものであり、マスク・ベクトルの一定個
数のビツト群毎に、該ビツト群中の全ビツトが演
算抑止を示している場合、当該ビツト群に対応す
る分のオペランドの無効な演算を飛ばすように制
御し、スペース性の強いマスク・ベクトルを用い
るアレイ処理の時間を短縮することのできるベク
トル・マスク演算制御方式を提供することにあ
る。
しかして、本発明は、各々連続するアドレスに
格納された一連のデータ群からなる複数のアレ
イ・オペランドを保持する記憶装置、及び、複数
の前記アレイ・オペランドの対応するオペランド
間の演算の実行／抑止を示す一連のビツト列から
なるマスク・ベクトルを保持する手段と、前記記
憶装置から各アレイ・オペランドを読み出し、前
記マスク・ベクトルのビツト値に従い、対応する
オペランド間の演算を行い、演算結果を前記記憶
装置内の連続するアドレスへ書込む手段とを含む
演算制御装置を具備してなるデータ処理装置にお
いて、前記演算制御装置に、前記マスク・ベクト
ルの一定個数のビツト群毎に、該ビツト群中の全
てのビツトが演算抑止状態であるか否かを示す情
報（椅下マスク・ゼロ情報という）を出力する手
段と、前記マスク・ゼロ情報が、前記マスク・ベ
クトルの一定個数のビツト群中に全ビツト演算抑
止状態であることを示していると、該ビツト群に
対応する各アレイ・オペランドの読出しアドレス
と演算結果の書込みアドレス及びマスク・ベクト
ルのビツト位置を飛越し制御する手段と、前記マ
スク・ゼロ情報が、前記マスク・ベクトルの一定
個数のビツト群中の１ビツト以上が演算抑止状態
でないことを示していると、該ビツト群に対応す
る各アレイ・オペランドの読出しアドレスと演算
結果の書込みアドレス及びマスク・ベクトルのビ
ツト位置を順次更新する手段とを設けたことを特
徴とする。
格納された一連のデータ群からなる複数のアレ
イ・オペランドを保持する記憶装置、及び、複数
の前記アレイ・オペランドの対応するオペランド
間の演算の実行／抑止を示す一連のビツト列から
なるマスク・ベクトルを保持する手段と、前記記
憶装置から各アレイ・オペランドを読み出し、前
記マスク・ベクトルのビツト値に従い、対応する
オペランド間の演算を行い、演算結果を前記記憶
装置内の連続するアドレスへ書込む手段とを含む
演算制御装置を具備してなるデータ処理装置にお
いて、前記演算制御装置に、前記マスク・ベクト
ルの一定個数のビツト群毎に、該ビツト群中の全
てのビツトが演算抑止状態であるか否かを示す情
報（椅下マスク・ゼロ情報という）を出力する手
段と、前記マスク・ゼロ情報が、前記マスク・ベ
クトルの一定個数のビツト群中に全ビツト演算抑
止状態であることを示していると、該ビツト群に
対応する各アレイ・オペランドの読出しアドレス
と演算結果の書込みアドレス及びマスク・ベクト
ルのビツト位置を飛越し制御する手段と、前記マ
スク・ゼロ情報が、前記マスク・ベクトルの一定
個数のビツト群中の１ビツト以上が演算抑止状態
でないことを示していると、該ビツト群に対応す
る各アレイ・オペランドの読出しアドレスと演算
結果の書込みアドレス及びマスク・ベクトルのビ
ツト位置を順次更新する手段とを設けたことを特
徴とする。
次に本発明の一実施例について図面を用いて詳
細に説明する。
細に説明する。
第３図および第４図は本発明の一実施例の構成
図である。本実施例では、アレイのエレメントの
番号を０〜７、８〜15、16〜23、…のように８ビ
ツト境界で８個ずつに区切り、マスク・ビツトの
対応する８ビツト境界間が全て“０”である時、
そのアレイ・オペランドの読出しと無効演算を飛
ばす（以後スキツプと呼ぶ）ことを可能とする例
が示されている。
図である。本実施例では、アレイのエレメントの
番号を０〜７、８〜15、16〜23、…のように８ビ
ツト境界で８個ずつに区切り、マスク・ビツトの
対応する８ビツト境界間が全て“０”である時、
そのアレイ・オペランドの読出しと無効演算を飛
ばす（以後スキツプと呼ぶ）ことを可能とする例
が示されている。
第３図において、比較演算によつて生成された
マスク・データは、生成マスク線７を通して１ビ
ツトずつ順次、マスク・レジスタ（VMR）２中
のマスク書込みアドレス・レジスタ（MWAR）
５で指定されるビツト位置０，１，２，…へ収納
される。マスク書込アドレス・レジスタ５の内容
は、このマスク・データが１ビツト収納されるた
びに１ずつ増加される。マスク・ゼロ・レジスタ
（MZR）４はマスク・データの８ビツト境界間が
全て“０”であるかどうかを示すレジスタで、マ
スク・レジスタ２の１／８のビツト数で構成さ
れ、該マスク・レジスタ２の毎８ビツトに対応し
て１ビツトが関係づけられる。
マスク・データは、生成マスク線７を通して１ビ
ツトずつ順次、マスク・レジスタ（VMR）２中
のマスク書込みアドレス・レジスタ（MWAR）
５で指定されるビツト位置０，１，２，…へ収納
される。マスク書込アドレス・レジスタ５の内容
は、このマスク・データが１ビツト収納されるた
びに１ずつ増加される。マスク・ゼロ・レジスタ
（MZR）４はマスク・データの８ビツト境界間が
全て“０”であるかどうかを示すレジスタで、マ
スク・レジスタ２の１／８のビツト数で構成さ
れ、該マスク・レジスタ２の毎８ビツトに対応し
て１ビツトが関係づけられる。
生成マスク線７のマスク・データはマスク・ゼ
ロ・レジスタ４にも供給されるが、この時、該マ
スク・ゼロ・レジスタ４の書込みビツト位置はマ
スク書込アドレス・レジスタ５の下位３ビツトを
除いた上位ビツトで指定される。又、このマス
ク・ゼロ・レジスタ４は１度“１”が書き込まれ
ると、以後、そのビツトは“１”状態を保持する
ものとする。従つて、マスタ・ゼロ・レジスタ４
のビツト位置０，１，２，…には、８ビツト境界
間の対応する８ビツトのマスク・データが全て
“０”のときのみ“０”が、それ以外のとき“１”
がセツトされる。即ち、マスク・ゼロ・レジスタ
４には、マスク・レジスタ２の毎８ビツトが全て
“０”か否かの情報が集約して保持される。
ロ・レジスタ４にも供給されるが、この時、該マ
スク・ゼロ・レジスタ４の書込みビツト位置はマ
スク書込アドレス・レジスタ５の下位３ビツトを
除いた上位ビツトで指定される。又、このマス
ク・ゼロ・レジスタ４は１度“１”が書き込まれ
ると、以後、そのビツトは“１”状態を保持する
ものとする。従つて、マスタ・ゼロ・レジスタ４
のビツト位置０，１，２，…には、８ビツト境界
間の対応する８ビツトのマスク・データが全て
“０”のときのみ“０”が、それ以外のとき“１”
がセツトされる。即ち、マスク・ゼロ・レジスタ
４には、マスク・レジスタ２の毎８ビツトが全て
“０”か否かの情報が集約して保持される。
マスク・データがマスク・レジスタ２にすべて
収納されると、あるいは収納動作と並行して、該
マスク・レジスタ２からは、順次、マスク読出ア
ドレス・レジスタ（MMAR）６の指定するビツ
ト位置の値が読み出され、読出マスク線８へ現わ
れる。通常、マスク読出アドレス・レジスタ６の
内容は、演算の実行が指示されるたびに１ずつ増
加される。このマスク・データの読出しと同時
に、マスク読出アドレス・レジスタ６の下位３ビ
ツトを無視した上位アドレスでマスク・ゼロ・レ
ジスタ４の内容を読み出すことにより、マスク・
レジスタの該当ビツト位置を含む８ビツト境界間
のマスク・データが全て“０”か否かを示す値
（マスク・ゼロ検出値）が、反転回路Ｎを通して
マスク・ゼロ検出線９へ現われる。マスク・ゼロ
検出値はスキツプ動作に用いられるもので、以
後、スキツプ信号ｓ区呼ぶ。このスキツプ信号
は、８ビツト境界間の８ビツトのマスク・データ
が全て“０”のとき“１”、それ以外のとき“０”
である。
収納されると、あるいは収納動作と並行して、該
マスク・レジスタ２からは、順次、マスク読出ア
ドレス・レジスタ（MMAR）６の指定するビツ
ト位置の値が読み出され、読出マスク線８へ現わ
れる。通常、マスク読出アドレス・レジスタ６の
内容は、演算の実行が指示されるたびに１ずつ増
加される。このマスク・データの読出しと同時
に、マスク読出アドレス・レジスタ６の下位３ビ
ツトを無視した上位アドレスでマスク・ゼロ・レ
ジスタ４の内容を読み出すことにより、マスク・
レジスタの該当ビツト位置を含む８ビツト境界間
のマスク・データが全て“０”か否かを示す値
（マスク・ゼロ検出値）が、反転回路Ｎを通して
マスク・ゼロ検出線９へ現われる。マスク・ゼロ
検出値はスキツプ動作に用いられるもので、以
後、スキツプ信号ｓ区呼ぶ。このスキツプ信号
は、８ビツト境界間の８ビツトのマスク・データ
が全て“０”のとき“１”、それ以外のとき“０”
である。
第４図はベクトル・マスク演算制御の全体のブ
ロツク図である。実行制御線１１によつて演算の
実行（INC）が指示されるたびに、マスク読出ア
ドレス・レジスタ６の内容が１ずつ増加され、読
出マスク線８とマスク・ゼロ出線９にマスク・ビ
ツトｍ、スキツプ信号ｓが順次現われる。これと
同時に、記憶装置１の読出しアドレスを指示する
データ・アドレス・レジスタ１２0，１２1も１ず
つ増加され、記憶装置１からアレイ・オペランド
Ｂ（）、Ｃ（）のエレメントが順次読み出され
て、演算器３へ与えられる。演算器３では、マス
ク・ビツトｍが“１”であるときのみ、アレイ・
オペランドＢ（）、Ｃ（）の対応するエレメン
ト同志の演算が実行され、マスク・ビツトｍが
“０”であるときは演算が抑止される。又、実行
制御線１１の制御信号INCと読出マスク線８のマ
スク・ビツトｍは、遅延回路１０により前記演算
器３での演算時間と同じ時間遅れを受けた後、該
制御信号INCは記憶装置１の書込みアドレスを指
示するデータ・アドレス・レジスタ１２2を順次
１ずつ増加するのに用いられ、該制御信号INCと
マスク・ビツトｍのアンド信号は書込み信号とし
て記憶装置１へ印加される。これにより、演算器
３の演算結果は、データ・アドレス・レジスタ２
２で指示される記憶装置１のアレイ・オペランド
Ａ（）の該当エレメントに順次書込まれる。も
し、マスク・ビツトが“０”であれば、アレイ・
オペランドＡ（）への書込みは抑止される。
ロツク図である。実行制御線１１によつて演算の
実行（INC）が指示されるたびに、マスク読出ア
ドレス・レジスタ６の内容が１ずつ増加され、読
出マスク線８とマスク・ゼロ出線９にマスク・ビ
ツトｍ、スキツプ信号ｓが順次現われる。これと
同時に、記憶装置１の読出しアドレスを指示する
データ・アドレス・レジスタ１２0，１２1も１ず
つ増加され、記憶装置１からアレイ・オペランド
Ｂ（）、Ｃ（）のエレメントが順次読み出され
て、演算器３へ与えられる。演算器３では、マス
ク・ビツトｍが“１”であるときのみ、アレイ・
オペランドＢ（）、Ｃ（）の対応するエレメン
ト同志の演算が実行され、マスク・ビツトｍが
“０”であるときは演算が抑止される。又、実行
制御線１１の制御信号INCと読出マスク線８のマ
スク・ビツトｍは、遅延回路１０により前記演算
器３での演算時間と同じ時間遅れを受けた後、該
制御信号INCは記憶装置１の書込みアドレスを指
示するデータ・アドレス・レジスタ１２2を順次
１ずつ増加するのに用いられ、該制御信号INCと
マスク・ビツトｍのアンド信号は書込み信号とし
て記憶装置１へ印加される。これにより、演算器
３の演算結果は、データ・アドレス・レジスタ２
２で指示される記憶装置１のアレイ・オペランド
Ａ（）の該当エレメントに順次書込まれる。も
し、マスク・ビツトが“０”であれば、アレイ・
オペランドＡ（）への書込みは抑止される。
以上はスキツプ信号ｓが“０”の場合で、従来
のベクトル・マスク制御と同じであるが、マス
ク・ゼロ・レジスタ４より送出されるスキツプ信
号ｓが“１”で、マスク・ビツトが８ビツト連続
して“０”であることを示していると、これに対
応するアレイ・オペランドおよびマスク・データ
の読出しをスキツプすべく、データ・アドレス・
レジスタ１２0，１２1を８エレメント分だけ増加
させ、同様にマスク・アドレス・レジスタ６も８
だけ増加させる。これにより、マスク・ビツトが
“０”に対応するアレイ・オペランドが８エレメ
ント分読み飛ばされて、次のサイクルでは、その
先のエレメントがマスク・ビツトｍ、スキツプ信
号ｓとゝもに読み出される。もし、こゝでもスキ
ツプ信号ｓが“１”であると、続けて読み飛ばし
が生じる。また、スキツプ信号ｓは演算時間と同
じ時間遅れを生じさせる遅延回路１０を通つた
後、記憶装置１の書込みデータ・アドレス・レジ
スタ１２2へ供給され、該データ・アドレス・レ
ジスタ１２2の８エレメント分のアドレス増加を
指示する信号となる。これにより、読み飛ばしに
対応した書き飛ばしが生じて、以後、正しいアド
レスに書込みを行うことを保証する。
のベクトル・マスク制御と同じであるが、マス
ク・ゼロ・レジスタ４より送出されるスキツプ信
号ｓが“１”で、マスク・ビツトが８ビツト連続
して“０”であることを示していると、これに対
応するアレイ・オペランドおよびマスク・データ
の読出しをスキツプすべく、データ・アドレス・
レジスタ１２0，１２1を８エレメント分だけ増加
させ、同様にマスク・アドレス・レジスタ６も８
だけ増加させる。これにより、マスク・ビツトが
“０”に対応するアレイ・オペランドが８エレメ
ント分読み飛ばされて、次のサイクルでは、その
先のエレメントがマスク・ビツトｍ、スキツプ信
号ｓとゝもに読み出される。もし、こゝでもスキ
ツプ信号ｓが“１”であると、続けて読み飛ばし
が生じる。また、スキツプ信号ｓは演算時間と同
じ時間遅れを生じさせる遅延回路１０を通つた
後、記憶装置１の書込みデータ・アドレス・レジ
スタ１２2へ供給され、該データ・アドレス・レ
ジスタ１２2の８エレメント分のアドレス増加を
指示する信号となる。これにより、読み飛ばしに
対応した書き飛ばしが生じて、以後、正しいアド
レスに書込みを行うことを保証する。
第５図は上記読み出しのスキツプ動作を説明す
るためのタイム・チヤートである。エレメントが
０〜７番目までは、マスク・ビツトが全て“０”
ではないため、スキツプ信号ｓは送出されず、オ
ペランドおよびマスク・ビツトは順次読み出され
て演算器３へ送出される。マスク・レジスタ
（VMR）６が８番目を指示すると、８〜16まで
のマスク・ビツトが“０”であることを示すスキ
ツプ信号ｓが送出されて、次サイクルでマスク読
出アドレス・レジスタ６およびデータ・アドレ
ス・レジスタ１２0，１２1は“16”を指示する。
これにより、無効なエレメントの読み出しのスキ
ツプ動作が行なわれる。
るためのタイム・チヤートである。エレメントが
０〜７番目までは、マスク・ビツトが全て“０”
ではないため、スキツプ信号ｓは送出されず、オ
ペランドおよびマスク・ビツトは順次読み出され
て演算器３へ送出される。マスク・レジスタ
（VMR）６が８番目を指示すると、８〜16まで
のマスク・ビツトが“０”であることを示すスキ
ツプ信号ｓが送出されて、次サイクルでマスク読
出アドレス・レジスタ６およびデータ・アドレ
ス・レジスタ１２0，１２1は“16”を指示する。
これにより、無効なエレメントの読み出しのスキ
ツプ動作が行なわれる。
第６図は、書き込みのスキツプ動作を説明する
ための図である。記憶装置１に到着した演算結果
は、これに対応するマスク・ビツトの値にしたが
い書き込みが行われる。もし、スキツプ信号ｓが
検出されゝば、書き込みのデータ・アドレス・レ
ジスタ１２2を８ワード分増加させることにより、
正しい書き込みアドレスを保証する。
ための図である。記憶装置１に到着した演算結果
は、これに対応するマスク・ビツトの値にしたが
い書き込みが行われる。もし、スキツプ信号ｓが
検出されゝば、書き込みのデータ・アドレス・レ
ジスタ１２2を８ワード分増加させることにより、
正しい書き込みアドレスを保証する。
上記実施例では、マスクの８ビツト境界間の連
続する８個の演算抑止ビツトを検出したが、個数
は８に限らず、他の適当な個数を検出しても良
く、さらに何種か並用することも可能である。ま
た、マスク・ゼロ・レジスタ９は、マスク・レジ
スタ２に付随して、この連続するマスク・ビツト
の“０”を検出する組合回路で置き換えても良
い。
続する８個の演算抑止ビツトを検出したが、個数
は８に限らず、他の適当な個数を検出しても良
く、さらに何種か並用することも可能である。ま
た、マスク・ゼロ・レジスタ９は、マスク・レジ
スタ２に付随して、この連続するマスク・ビツト
の“０”を検出する組合回路で置き換えても良
い。
以上の説明から明らかな如く、本発明ではマス
ク・ベクトルの一定個数（例えば１バイト）のビ
ツト群毎に、該ビツト群中の全ビツトが演算抑止
ビツトであることを検出して、該ビツト群に対応
するオペランドの無効な演算を飛ばすように制御
するのでスペース性の強いマスク・ベクトルを用
いるアレイ処理の時間を短縮することができる。
ク・ベクトルの一定個数（例えば１バイト）のビ
ツト群毎に、該ビツト群中の全ビツトが演算抑止
ビツトであることを検出して、該ビツト群に対応
するオペランドの無効な演算を飛ばすように制御
するのでスペース性の強いマスク・ベクトルを用
いるアレイ処理の時間を短縮することができる。
第１図はマスク・ベクトルによる演算例を示す
図、第２図はベクトル・マスク演算制御のハード
ウエア構成の概念図、第３図及び第４図は本発明
の一実施例のブロツク図、第５図及び第６図は本
発明実施例の動作を説明するためのタイミング図
である。 １…記憶装置、２…マスク・レジスタ、３…演
算器、４…マスク・ゼロ・レジスタ、６…マスク
読出アドレス・レジスタ、８…読出マスク線、９
…マスク・ゼロ検出線、１０…遅延回路、１２0，
１２1，１２2…データ・アドレス・レジスタ、１
００…演算制御装置。
図、第２図はベクトル・マスク演算制御のハード
ウエア構成の概念図、第３図及び第４図は本発明
の一実施例のブロツク図、第５図及び第６図は本
発明実施例の動作を説明するためのタイミング図
である。 １…記憶装置、２…マスク・レジスタ、３…演
算器、４…マスク・ゼロ・レジスタ、６…マスク
読出アドレス・レジスタ、８…読出マスク線、９
…マスク・ゼロ検出線、１０…遅延回路、１２0，
１２1，１２2…データ・アドレス・レジスタ、１
００…演算制御装置。
Claims (1)
- 【特許請求の範囲】 １ 各々連続するアドレスに格納された一連のデ
ータ群からなる複数のアレイ・オペランドを保持
する記憶装置と、 複数の前記アレイ・オペランドの対応するオペ
ランド間の演算の実行／抑止を示す一連のビツト
列からなるマスク・ベクトルを保持する手段と、
前記記憶装置から各アレイ・オペランドを読み出
し、前記マスク・ベクトルのビツト値に従い、対
応するオペランド間の演算を行い、演算結果を前
記記憶装置内の連続するアドレスへ書込む手段と
を含む演算制御装置と、 を具備してなるデータ処理装置において、前記演
算制御装置に、 前記マスク・ベクトルの一定個数のビツト群毎
に、該ビツト群中の全てのビツトが演算抑止状態
であるか否かを示す情報（以下、マスク・ゼロ情
報という）を出力する手段と、 前記マスク・ゼロ情報が、前記マスク・ベクト
ルの一定個数のビツト群中の全ビツトが演算抑止
状態であることを示していると、該ビツト群に対
応する各アレイ・オペランドの読出しアドレスと
演算結果の書込みアドレス及びマスク・ベクトル
のビツト位置を飛越し制御する手段と、 前記マスク・ゼロ情報が、前記マスク・ベクト
ルの一定個数のビツト群中の１ビツト以上が演算
抑止状態でないことを示していると、該ビツト群
に対応する各アレイ・オペランドの読出しアドレ
スと演算結果の書込みアドレス及びマスク・ベク
トルのビツト位置を順次更新する手段と、 を設けたことを特徴とするベクトル・マスク演算
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122024A JPS5822446A (ja) | 1981-08-04 | 1981-08-04 | ベクトル・マスク演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122024A JPS5822446A (ja) | 1981-08-04 | 1981-08-04 | ベクトル・マスク演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5822446A JPS5822446A (ja) | 1983-02-09 |
| JPH0241070B2 true JPH0241070B2 (ja) | 1990-09-14 |
Family
ID=14825693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122024A Granted JPS5822446A (ja) | 1981-08-04 | 1981-08-04 | ベクトル・マスク演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5822446A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
| JPS62276668A (ja) * | 1985-07-31 | 1987-12-01 | Nec Corp | ベクトルマスク演算制御ユニツト |
| GB2476800A (en) * | 2010-01-07 | 2011-07-13 | Linear Algebra Technologies Ltd | Sparse matrix vector multiplier using a bit map of non-zero elements to control scheduling of arithmetic operations |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5094841A (ja) * | 1973-12-22 | 1975-07-28 | ||
| JPS5668864A (en) * | 1979-11-09 | 1981-06-09 | Fujitsu Ltd | Instruction control system |
-
1981
- 1981-08-04 JP JP56122024A patent/JPS5822446A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5094841A (ja) * | 1973-12-22 | 1975-07-28 | ||
| JPS5668864A (en) * | 1979-11-09 | 1981-06-09 | Fujitsu Ltd | Instruction control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5822446A (ja) | 1983-02-09 |
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