JPS6148174B2 - - Google Patents
Info
- Publication number
- JPS6148174B2 JPS6148174B2 JP5304778A JP5304778A JPS6148174B2 JP S6148174 B2 JPS6148174 B2 JP S6148174B2 JP 5304778 A JP5304778 A JP 5304778A JP 5304778 A JP5304778 A JP 5304778A JP S6148174 B2 JPS6148174 B2 JP S6148174B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage section
- modification
- circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004048 modification Effects 0.000 claims description 56
- 238000012986 modification Methods 0.000 claims description 56
- 238000013500 data storage Methods 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000002715 modification method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、特に読出し専用メモリを用いる装
置に適し、その内容に融通性をもたすことを可能
とするデータ記憶装置に関する。
置に適し、その内容に融通性をもたすことを可能
とするデータ記憶装置に関する。
従来のデータ記憶装置は、データの読出し要求
があつた時に、あらかじめ記憶しているデータを
そつくりそのまま出力することしかできなかつ
た。このため記憶装置の内容を修飾したい場合は
データ処理装置を別に用意し、それにより行なわ
ねばならなかつた。このデータ処理装置ではデー
タ記憶装置から読出し、そのデータをレジスタに
蓄え更に修飾データを用意し、これにより上記レ
ジスタに蓄えられたデータを演算処理してレジス
タに格納する。一連の動作を行い、つまり、幾ス
テツプもプログラムを進まなければならなかつ
た。従つて記憶装置の広い記憶領域にわたつてデ
ータを修飾する場合には、データ処理時間が著し
く長くなるという欠点があつた。
があつた時に、あらかじめ記憶しているデータを
そつくりそのまま出力することしかできなかつ
た。このため記憶装置の内容を修飾したい場合は
データ処理装置を別に用意し、それにより行なわ
ねばならなかつた。このデータ処理装置ではデー
タ記憶装置から読出し、そのデータをレジスタに
蓄え更に修飾データを用意し、これにより上記レ
ジスタに蓄えられたデータを演算処理してレジス
タに格納する。一連の動作を行い、つまり、幾ス
テツプもプログラムを進まなければならなかつ
た。従つて記憶装置の広い記憶領域にわたつてデ
ータを修飾する場合には、データ処理時間が著し
く長くなるという欠点があつた。
特にプログラム制御による情報処理装置におい
てその制御プログラムや固定データが読出し専用
メモリ（以下ROMと記す）に書込まれているこ
とが多い。その制御プログラムの一部を修正、変
更したい場合がある。その場合従来においては全
く別のROMを使用するか、読み書き可能なメモ
リ（以下RAMと記す）を併用し、その修正、変
更する部分はRAMに書込んでいた。前者の場合
僅かの変更のたびにROMを必要とし、後者の場
合は１つのRAMを設けるのみで済むが、ROMに
対して割当てられている一連の番地と異なる番地
がRAMに割当てられるため、プログラムが複雑
になり、かつ番地のビツト数が多くなり、ハード
ウエアが増加する。
てその制御プログラムや固定データが読出し専用
メモリ（以下ROMと記す）に書込まれているこ
とが多い。その制御プログラムの一部を修正、変
更したい場合がある。その場合従来においては全
く別のROMを使用するか、読み書き可能なメモ
リ（以下RAMと記す）を併用し、その修正、変
更する部分はRAMに書込んでいた。前者の場合
僅かの変更のたびにROMを必要とし、後者の場
合は１つのRAMを設けるのみで済むが、ROMに
対して割当てられている一連の番地と異なる番地
がRAMに割当てられるため、プログラムが複雑
になり、かつ番地のビツト数が多くなり、ハード
ウエアが増加する。
この発明の目的は記憶内容を記憶装置の内部で
自動的に、或いは必要に応じて修正、変更、つま
り修飾して読み出し出力とすることができ、融通
性に富むデータ記憶装置を提供することにある。
自動的に、或いは必要に応じて修正、変更、つま
り修飾して読み出し出力とすることができ、融通
性に富むデータ記憶装置を提供することにある。
この発明によれば主記憶部にデータが記憶さ
れ、更に修飾データ記憶部が設けられ、これに修
飾データが記憶される。これ等主記憶部及び修飾
データ記憶部は同時に読出されてデータ修飾回路
へ供給される。この回路において主記憶部からの
データは修飾データ記憶部からのデータにて修飾
される。主記憶部、修飾データ記憶部及びデータ
修飾回路は共通の半導体基板上に集積回路として
構成され、データ修飾回路の出力が読み出しデー
タとして出力される。このようにして主記憶部内
のデータは修飾されてプログラムの１ステツプで
読み出される。
れ、更に修飾データ記憶部が設けられ、これに修
飾データが記憶される。これ等主記憶部及び修飾
データ記憶部は同時に読出されてデータ修飾回路
へ供給される。この回路において主記憶部からの
データは修飾データ記憶部からのデータにて修飾
される。主記憶部、修飾データ記憶部及びデータ
修飾回路は共通の半導体基板上に集積回路として
構成され、データ修飾回路の出力が読み出しデー
タとして出力される。このようにして主記憶部内
のデータは修飾されてプログラムの１ステツプで
読み出される。
次に図面を参照してこの発明によるデータ記憶
装置の実施例を説明しよう。
装置の実施例を説明しよう。
主記憶部１１は読出し専用メモリで構成され、
１語ｎビツトのデータをｊ語記憶することので
き、これに対しビツトのアドレス入力１２によ
り番地が指定され、回転読み出し信号１３が入力
されると、ｎビツトの読み出しデータ１４を出力
する。
１語ｎビツトのデータをｊ語記憶することので
き、これに対しビツトのアドレス入力１２によ
り番地が指定され、回転読み出し信号１３が入力
されると、ｎビツトの読み出しデータ１４を出力
する。
この発明では主記憶部１１の読み出しデータ１
４はデータ修飾回路１５の一方の入力へ与えられ
る。また修飾データ記憶部１６が設けられ、これ
は１語ｍビツトのデータを１語だけ記憶できる
RAMで構成される。この修飾データ記憶部１６
は主記憶部１１の読出しと同一タイミング又は常
時読出され、その読出されたデータ１７はデータ
修飾回路１５のもう一方の入力に供給される。デ
ータ修飾回路１５は主記憶部１１からのｎビツト
のデータ出力１４を修飾データ記憶部１６からの
ｍビツトのデータ出力１７で修飾し、その修飾し
た結果のデータをこの記憶装置の読出しデータ出
力１８として出力する。こゝでｎはｍと同一又は
それ以上の整数に選定することによりデータ出力
１４の一部もしくは全てのビツトをデータ出力１
７で修飾できる。
４はデータ修飾回路１５の一方の入力へ与えられ
る。また修飾データ記憶部１６が設けられ、これ
は１語ｍビツトのデータを１語だけ記憶できる
RAMで構成される。この修飾データ記憶部１６
は主記憶部１１の読出しと同一タイミング又は常
時読出され、その読出されたデータ１７はデータ
修飾回路１５のもう一方の入力に供給される。デ
ータ修飾回路１５は主記憶部１１からのｎビツト
のデータ出力１４を修飾データ記憶部１６からの
ｍビツトのデータ出力１７で修飾し、その修飾し
た結果のデータをこの記憶装置の読出しデータ出
力１８として出力する。こゝでｎはｍと同一又は
それ以上の整数に選定することによりデータ出力
１４の一部もしくは全てのビツトをデータ出力１
７で修飾できる。
データ修飾回路１５は論理積、即ちAND回
路、論理和回路（OR回路）、排他的論理和回路
（XOR回路）、否定回路（インバータ）、加算回
路、減算回路、乗算回路、除算回路、シフト回
路、回転回路（ローテーター）などのうちの１つ
又はこれらの組合わせにより構成される。これ等
回路のうちの１つがこの記憶装置に固有のものと
して固定されるか、或いは記憶部１１又は１６か
らのデータ出力１４または１７の中等に修飾方法
の情報を含ませ、その内容により修飾形態を指定
することもできる。
路、論理和回路（OR回路）、排他的論理和回路
（XOR回路）、否定回路（インバータ）、加算回
路、減算回路、乗算回路、除算回路、シフト回
路、回転回路（ローテーター）などのうちの１つ
又はこれらの組合わせにより構成される。これ等
回路のうちの１つがこの記憶装置に固有のものと
して固定されるか、或いは記憶部１１又は１６か
らのデータ出力１４または１７の中等に修飾方法
の情報を含ませ、その内容により修飾形態を指定
することもできる。
修飾データを書込むため、そのデータ入力２２
はデータ書込み信号２３が入力されると、修飾デ
ータ記憶部１６に書込まれる。主記憶部１１、修
飾データ記憶部１６及びデータ修飾回路１５は共
通の半導体基板２４上に集積回路として構成され
る。
はデータ書込み信号２３が入力されると、修飾デ
ータ記憶部１６に書込まれる。主記憶部１１、修
飾データ記憶部１６及びデータ修飾回路１５は共
通の半導体基板２４上に集積回路として構成され
る。
この実施例においては主記憶部１１内のすべて
の領域のデータの一部又は全部が修飾データ記憶
部１６の内容により修飾されて、読出しデータ出
力１８となる。修飾を必要としない場合、つまり
主記憶部１１の内容をそのまま出力すべき場合は
修飾形態がANDとされている装置においては修
飾データ記憶部１６のすべてのビツトを論理
“１”にしておけばよく、その他の修飾形態でも
同様にして、これを実現することができる。主記
憶部１１の領域の一部に対し修飾する場合はその
領域に応じて修飾データ記憶部１６の内容を書替
えればよい。
の領域のデータの一部又は全部が修飾データ記憶
部１６の内容により修飾されて、読出しデータ出
力１８となる。修飾を必要としない場合、つまり
主記憶部１１の内容をそのまま出力すべき場合は
修飾形態がANDとされている装置においては修
飾データ記憶部１６のすべてのビツトを論理
“１”にしておけばよく、その他の修飾形態でも
同様にして、これを実現することができる。主記
憶部１１の領域の一部に対し修飾する場合はその
領域に応じて修飾データ記憶部１６の内容を書替
えればよい。
修飾データ記憶部１６の記憶容量を１語ｍビツ
トのデータをｉ語記憶できるように拡張した例を
第２図に示す。この例では修飾データ記憶部１６
のアドレス入力２５としては主記憶部１１のｎビ
ツトの読出しデータ出力１４の内のビツト（こ
こではｎ≧≦log2iであるような整数）デー
タ２６を利用している。従つて主記憶部１１のデ
ータ出力１４の内容により修飾データ記憶部１６
のある番地が指定され、その番地の修飾データ
が、読出しデータ出力１４を修飾する。修飾デー
タ記憶部１６に対するデータの書込みは修飾アド
レス入力２７により指定された番地に書込み信号
２３により修飾データ入力２２が書込まれる。修
飾データ記憶部１６がROMで構成された場合
は、書込み信号２３及びデータ入力２２、アドレ
ス入力２７の各端子は不要となる。その他は第１
図の例と同様である。
トのデータをｉ語記憶できるように拡張した例を
第２図に示す。この例では修飾データ記憶部１６
のアドレス入力２５としては主記憶部１１のｎビ
ツトの読出しデータ出力１４の内のビツト（こ
こではｎ≧≦log2iであるような整数）デー
タ２６を利用している。従つて主記憶部１１のデ
ータ出力１４の内容により修飾データ記憶部１６
のある番地が指定され、その番地の修飾データ
が、読出しデータ出力１４を修飾する。修飾デー
タ記憶部１６に対するデータの書込みは修飾アド
レス入力２７により指定された番地に書込み信号
２３により修飾データ入力２２が書込まれる。修
飾データ記憶部１６がROMで構成された場合
は、書込み信号２３及びデータ入力２２、アドレ
ス入力２７の各端子は不要となる。その他は第１
図の例と同様である。
第３図の例は主記憶部１１の記憶容量と修飾デ
ータ記憶部１６のそれを同じにし、修飾データ記
憶部１６のアドレス入力に主記憶部１１のアドレ
ス入力１２と同じものを入力するようにした場合
である。従つて主記憶部１１のすべてのビツトが
修飾データ記憶部１６のどれかのビツトに一対一
に対応しており、主記憶部１１の任意のビツトに
対し任意の修飾を行なうことができる。この実施
例においても記憶部１６はRAMで構成されてい
るが、ROMで構成してもよい。
ータ記憶部１６のそれを同じにし、修飾データ記
憶部１６のアドレス入力に主記憶部１１のアドレ
ス入力１２と同じものを入力するようにした場合
である。従つて主記憶部１１のすべてのビツトが
修飾データ記憶部１６のどれかのビツトに一対一
に対応しており、主記憶部１１の任意のビツトに
対し任意の修飾を行なうことができる。この実施
例においても記憶部１６はRAMで構成されてい
るが、ROMで構成してもよい。
一般にROMはそれへの電源供給を断つても記
憶されたデータを保持しているので、主記憶部１
１をROMで修飾データ記憶部１６をRAMで構成
すれば、電源を投入した後、修飾データ記憶部１
６に有効な修飾データを書込む前においては、こ
の記憶装置はROMとして動作し、主記憶部１１
に記憶されたデータをそのまま読出すことができ
る。また主記憶部１１の内容を変更したいときに
は読出しデータ出力１８の内容が意図した通りに
なるように修飾データ記憶部１６に修飾データを
書込めばよい。このようにこの実施例はROM及
びRAMの双方の性質を合わせ持つ記憶装置とし
て動作する。この第３図の例において修飾データ
記憶部１６の記憶容量を主記憶部１１のそれより
も小さくすると、主記憶部１１の一部の内容を修
飾できる記憶装置となる。
憶されたデータを保持しているので、主記憶部１
１をROMで修飾データ記憶部１６をRAMで構成
すれば、電源を投入した後、修飾データ記憶部１
６に有効な修飾データを書込む前においては、こ
の記憶装置はROMとして動作し、主記憶部１１
に記憶されたデータをそのまま読出すことができ
る。また主記憶部１１の内容を変更したいときに
は読出しデータ出力１８の内容が意図した通りに
なるように修飾データ記憶部１６に修飾データを
書込めばよい。このようにこの実施例はROM及
びRAMの双方の性質を合わせ持つ記憶装置とし
て動作する。この第３図の例において修飾データ
記憶部１６の記憶容量を主記憶部１１のそれより
も小さくすると、主記憶部１１の一部の内容を修
飾できる記憶装置となる。
第４図に示す実施例は修飾データ記憶部１６は
主記憶部１１よりも記憶語数が小さなメモリで構
成されており、修飾データ記憶部１６のアドレス
指定は、アドレス制御回路２８の出力により行な
われる。修飾データ記憶部１６のアドレスは主記
憶部１１のそれとは一対一の対応をしていない。
主記憶部１１の任意の番地の内容に修飾を加える
場合には、まず主記憶部１１における修飾にあず
かる番地のアドレス情報をアドレス入力１２から
アドレス制御回路２８に入力し、修飾データ入力
２２を記憶部１６に与えると共に修飾データ書込
み信号２３を入力する。この操作によりアドレス
制御回路２８は修飾データ記憶部１６の特定のア
ドレスを修飾データを格納するために割当てる。
以後主記憶部１１の修飾にあずかつたその番地が
指定されると、アドレス制御回路２８は予め割当
てた番地を修飾データ記憶部１６に対して指定す
る。
主記憶部１１よりも記憶語数が小さなメモリで構
成されており、修飾データ記憶部１６のアドレス
指定は、アドレス制御回路２８の出力により行な
われる。修飾データ記憶部１６のアドレスは主記
憶部１１のそれとは一対一の対応をしていない。
主記憶部１１の任意の番地の内容に修飾を加える
場合には、まず主記憶部１１における修飾にあず
かる番地のアドレス情報をアドレス入力１２から
アドレス制御回路２８に入力し、修飾データ入力
２２を記憶部１６に与えると共に修飾データ書込
み信号２３を入力する。この操作によりアドレス
制御回路２８は修飾データ記憶部１６の特定のア
ドレスを修飾データを格納するために割当てる。
以後主記憶部１１の修飾にあずかつたその番地が
指定されると、アドレス制御回路２８は予め割当
てた番地を修飾データ記憶部１６に対して指定す
る。
このようにして修飾データ記憶部１６は主記憶
部１１よりも記憶容量が小さいにもかかわらず、
主記憶部１１の全てのアドレス範囲にわたつて修
飾することができる。たゞし、この場合、その修
飾できる語数は修飾データ記憶部１６の語数によ
り制限される。
部１１よりも記憶容量が小さいにもかかわらず、
主記憶部１１の全てのアドレス範囲にわたつて修
飾することができる。たゞし、この場合、その修
飾できる語数は修飾データ記憶部１６の語数によ
り制限される。
以上説明したようにこの発明の記憶装置によれ
ば主記憶部１１の内容を修飾できるため主記憶部
１１の融通性乃至汎用性が大きく、特にROMで
あつてもこれを取替えることなく、内部の一部を
変更することができ、しかもメモリ空間をかえる
のでないためアドレスを変更する必要がなく、プ
ログラムが複雑になることがない。例えば条件付
ジヤンプにおいて、その条件が多くあり、しかも
一度ジヤンプ先が決ると以後は同一ジヤンプ先が
暫く連続する場合、従来においてはジヤンプ命令
が発生するごとに多くの条件の何れに合うかをい
ちいちプログラムによりその都度ジヤンプ先を決
定するため多くのステツプを必要とした。しかし
この発明の記憶装置を利用すれば一度ジヤンプ先
が決定すればこれを修飾データ記憶部１６に書込
むことにより、その後はジヤンプ命令が主記憶部
１１から発生すると、ジヤンプ先が直ちに読出し
データ出力１８に現われ、全体としてのプログラ
ムのステツプ数が著しく減少する。その他、上記
各種の実施例から明らかなように複雑な修飾も可
能である。
ば主記憶部１１の内容を修飾できるため主記憶部
１１の融通性乃至汎用性が大きく、特にROMで
あつてもこれを取替えることなく、内部の一部を
変更することができ、しかもメモリ空間をかえる
のでないためアドレスを変更する必要がなく、プ
ログラムが複雑になることがない。例えば条件付
ジヤンプにおいて、その条件が多くあり、しかも
一度ジヤンプ先が決ると以後は同一ジヤンプ先が
暫く連続する場合、従来においてはジヤンプ命令
が発生するごとに多くの条件の何れに合うかをい
ちいちプログラムによりその都度ジヤンプ先を決
定するため多くのステツプを必要とした。しかし
この発明の記憶装置を利用すれば一度ジヤンプ先
が決定すればこれを修飾データ記憶部１６に書込
むことにより、その後はジヤンプ命令が主記憶部
１１から発生すると、ジヤンプ先が直ちに読出し
データ出力１８に現われ、全体としてのプログラ
ムのステツプ数が著しく減少する。その他、上記
各種の実施例から明らかなように複雑な修飾も可
能である。
第１図はこの発明によるデータ記憶装置の一例
を示すブロツク図、第２図乃至第４図はそれぞれ
その他の例を示すブロツク図である。 １１：主記憶部、１２：アドレス入力、１３：
読出し信号、１４：読出しデータ出力、１５：デ
ータ修飾回路、１６：修飾データ記憶部、１７：
修飾データ読出し出力、１８：記憶装置読出しデ
ータ、２４：半導体基板。
を示すブロツク図、第２図乃至第４図はそれぞれ
その他の例を示すブロツク図である。 １１：主記憶部、１２：アドレス入力、１３：
読出し信号、１４：読出しデータ出力、１５：デ
ータ修飾回路、１６：修飾データ記憶部、１７：
修飾データ読出し出力、１８：記憶装置読出しデ
ータ、２４：半導体基板。
Claims (1)
- １ 読出し専用メモリで構成される主記憶部と、
修飾データ記憶部と、上記主記憶部から読出され
たデータを上記修飾データ記憶部から読出された
データにより修飾して記憶装置の出力とするデー
タ修飾回路とが同一半導体基板上に形成されてな
るデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304778A JPS54144830A (en) | 1978-05-02 | 1978-05-02 | Data memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304778A JPS54144830A (en) | 1978-05-02 | 1978-05-02 | Data memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54144830A JPS54144830A (en) | 1979-11-12 |
| JPS6148174B2 true JPS6148174B2 (ja) | 1986-10-23 |
Family
ID=12931945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304778A Granted JPS54144830A (en) | 1978-05-02 | 1978-05-02 | Data memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54144830A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200357A (ja) * | 1982-05-14 | 1983-11-21 | Nec Corp | 情報処理システム |
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
| JPS6352245A (ja) * | 1986-08-21 | 1988-03-05 | Ascii Corp | メモリ装置 |
| JPS63113491A (ja) * | 1986-08-21 | 1988-05-18 | 株式会社 アスキ− | メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478038A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Memory unit |
-
1978
- 1978-05-02 JP JP5304778A patent/JPS54144830A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478038A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54144830A (en) | 1979-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0248931B2 (ja) | ||
| JPH034936B2 (ja) | ||
| US5179676A (en) | Address selection circuit including address counters for performing address selection | |
| JPS6148174B2 (ja) | ||
| JPS6260755B2 (ja) | ||
| US4085439A (en) | Computer programming system having greatly reduced storage capacity and high speed | |
| JPS6336017B2 (ja) | ||
| JP2573711B2 (ja) | マイクロサブルーチン制御方式 | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JP3541863B2 (ja) | 中央演算処理装置 | |
| JPH11144035A (ja) | 半導体記憶装置 | |
| JPS6232818B2 (ja) | ||
| JPH04305744A (ja) | 論理演算装置 | |
| JPS61250752A (ja) | アドレス拡張方式 | |
| JPS60225253A (ja) | 情報処理装置 | |
| JPS6155694B2 (ja) | ||
| JPS6168636A (ja) | デ−タ処理装置 | |
| JPH05165717A (ja) | データ処理装置 | |
| JPH026096B2 (ja) | ||
| JPH06309152A (ja) | デジタル掛算器 | |
| JPH0413736B2 (ja) | ||
| JPS631623B2 (ja) | ||
| JPH04270430A (ja) | アドレス拡張方式 | |
| JPS6388657A (ja) | メモリ装置 | |
| JPH04280333A (ja) | アドレス拡張方式 |