JPH0413736B2 - - Google Patents
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- JPH0413736B2 JPH0413736B2 JP57091738A JP9173882A JPH0413736B2 JP H0413736 B2 JPH0413736 B2 JP H0413736B2 JP 57091738 A JP57091738 A JP 57091738A JP 9173882 A JP9173882 A JP 9173882A JP H0413736 B2 JPH0413736 B2 JP H0413736B2
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- Japan
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- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Description
【発明の詳細な説明】
（技術分野の説明）
本考案は、データ処理装置におけるマイクロプ
ログラム制御装置、特に入力データの変化に対応
して具備された処理ルーチンへのブランチ制御を
行なうためのマイクロプログラム制御装置に関す
る。
ログラム制御装置、特に入力データの変化に対応
して具備された処理ルーチンへのブランチ制御を
行なうためのマイクロプログラム制御装置に関す
る。
（従来技術の説明）
従来方式のマイクロプログラム制御装置の構成
の一例は第１図のブロツク図によつて表わされ
る。
の一例は第１図のブロツク図によつて表わされ
る。
第１図において、マイクロプログラム制御装置
はプログラムメモリ１と、データメモリ２と、中
央処理装置３と、アキユームレータ４と、バスバ
ツフア５と、第１〜第（ｎ＋１）のデータＩ／Ｏ
デバイスD0〜Doとを具備したものである。プロ
グラムメモリ１はマイクロプログラムを記憶する
ための記憶装置である。
はプログラムメモリ１と、データメモリ２と、中
央処理装置３と、アキユームレータ４と、バスバ
ツフア５と、第１〜第（ｎ＋１）のデータＩ／Ｏ
デバイスD0〜Doとを具備したものである。プロ
グラムメモリ１はマイクロプログラムを記憶する
ための記憶装置である。
データメモリ２は実行直前の入力データを記憶
するための記憶装置である。アキユームレータ４
はバスバツフア５を経て入力される最新の入力デ
ータを保持して排他的論理和を実行するためのも
のである。
するための記憶装置である。アキユームレータ４
はバスバツフア５を経て入力される最新の入力デ
ータを保持して排他的論理和を実行するためのも
のである。
第１〜第（ｎ＋１）のデータＩ／Ｏデバイス
D0〜Doから入力されたデータはバスバツフア５
を介してアキユームレータ４へ入力される。
D0〜Doから入力されたデータはバスバツフア５
を介してアキユームレータ４へ入力される。
中央処理部３はマイクロプログラムに含まれて
いる命令を順次実行するものである。
いる命令を順次実行するものである。
メモリブツロクBi（ｉ＝０、１、……ｎ）はデ
ータメモリ２の内部にあり、データは第２図に示
すように（ｍ＋１）ビツトより成立つ各メモリブ
ロツクBi（ｉ＝０、１、……ｎ）に記憶されてい
る。ここで、ｉ＝０、１、……ｎはD0，D1、…
…Doに対応したものである。
ータメモリ２の内部にあり、データは第２図に示
すように（ｍ＋１）ビツトより成立つ各メモリブ
ロツクBi（ｉ＝０、１、……ｎ）に記憶されてい
る。ここで、ｉ＝０、１、……ｎはD0，D1、…
…Doに対応したものである。
第１図、ならびに第２図によつて従来のプログ
ラム制御装置の動作を説明する。
ラム制御装置の動作を説明する。
データメモリ２の内部にあつて実行直前のデー
タを保持しているメモリブロツクBiと、アキユ
ームレータ４の内部において最初の入力データを
与えているデータＩ／ＯデバイスDiとの間では、
データの排他的論理和をとるように中央処理部３
が命令を実行する。
タを保持しているメモリブロツクBiと、アキユ
ームレータ４の内部において最初の入力データを
与えているデータＩ／ＯデバイスDiとの間では、
データの排他的論理和をとるように中央処理部３
が命令を実行する。
もし、入力データに変化があつた場合には、変
化のあつたワードにおいて、変化のあつたビツト
の排他的論理和がアキユームレータ４の内部で１
になる。
化のあつたワードにおいて、変化のあつたビツト
の排他的論理和がアキユームレータ４の内部で１
になる。
第３図のフローチヤートに示すようにして、各
ビツトに関して順次この排他的論理和の値を調
べ、その値が変化したビツトが存在した場合に
は、これに対応して具備された処理ルーチンの開
始番号Jji（ｊ＝０、１、……ｍ、ｉ＝０、１、…
…ｎ）へ制御を飛越していた。
ビツトに関して順次この排他的論理和の値を調
べ、その値が変化したビツトが存在した場合に
は、これに対応して具備された処理ルーチンの開
始番号Jji（ｊ＝０、１、……ｍ、ｉ＝０、１、…
…ｎ）へ制御を飛越していた。
したがつて、入力データの項目数ｎが多くなる
と、それに比例してマイクロプログラムが長くな
り、占有するプログラムメモリの容量が増加する
と云う欠点があつた。
と、それに比例してマイクロプログラムが長くな
り、占有するプログラムメモリの容量が増加する
と云う欠点があつた。
（発明の目的の説明）
本発明の目的は、変化のあつた入力データの変
化ワード位置を記憶するための第１のレジスタエ
リアの内容と変化ワードにおける変化ビツト位置
を記憶するための第２のレジスタエリアの内容と
に対して演算処理を行ない、これによつて得られ
た結果の値があらかじめ変化ビツトに対応して具
備しておいた処理ルーチンの格納番地への飛越し
命令を記憶してあるプログラムメモリの番地を表
わすものとして、入力データに変化があつた場合
に上記演算処理の結果の値によつて指示された番
地に対して飛越しを行なつて上記欠点を除去した
マイクロプログラム制御装置を提供することにあ
る。
化ワード位置を記憶するための第１のレジスタエ
リアの内容と変化ワードにおける変化ビツト位置
を記憶するための第２のレジスタエリアの内容と
に対して演算処理を行ない、これによつて得られ
た結果の値があらかじめ変化ビツトに対応して具
備しておいた処理ルーチンの格納番地への飛越し
命令を記憶してあるプログラムメモリの番地を表
わすものとして、入力データに変化があつた場合
に上記演算処理の結果の値によつて指示された番
地に対して飛越しを行なつて上記欠点を除去した
マイクロプログラム制御装置を提供することにあ
る。
（発明の構成と作用の説明）
本発明によるマイクロプログラム制御装置はプ
ログラムメモリと、データメモリと、中央処理部
と、アキユームレータと、バスバツフアと、レジ
スタと、データＩ／Ｏデバイスとから成立つもの
である。レジスタは第１および第２のレジスタエ
リアを有し、第１のレジスタエリアには入力デー
タに変化があつた場合の変化ワード位置、第２の
レジスタエリアには入力データにおける変化ワー
ド内の変化ビツト位置をそれぞれ記憶するもので
ある。
ログラムメモリと、データメモリと、中央処理部
と、アキユームレータと、バスバツフアと、レジ
スタと、データＩ／Ｏデバイスとから成立つもの
である。レジスタは第１および第２のレジスタエ
リアを有し、第１のレジスタエリアには入力デー
タに変化があつた場合の変化ワード位置、第２の
レジスタエリアには入力データにおける変化ワー
ド内の変化ビツト位置をそれぞれ記憶するもので
ある。
データメモリは複数のメモリブロツクから成立
ち、データを複数のブロツクに分けて記憶する。
実行直前のデータを表わしているメモリブロツク
の内容と、データＩ／Ｏデバイスからの入力デー
タとの間で、アキユームレータによつて排他的論
理和をとる。
ち、データを複数のブロツクに分けて記憶する。
実行直前のデータを表わしているメモリブロツク
の内容と、データＩ／Ｏデバイスからの入力デー
タとの間で、アキユームレータによつて排他的論
理和をとる。
これによつて、入力データにおける変化は排他
的論理和の値により識別する。
的論理和の値により識別する。
入力データに変化があつた場合には、レジスタ
に対して変化した入力データが記憶され、入力デ
ータの変化に対応して具備した処理ルーチンの番
地へ次のようにして飛越しを行なう。
に対して変化した入力データが記憶され、入力デ
ータの変化に対応して具備した処理ルーチンの番
地へ次のようにして飛越しを行なう。
すなわち、第１のレジスタエリアの内容を（ｍ
＋１）倍し、この（ｍ＋１）倍した値に前記第２
のレジスタエリアの内容を加算する演算処理を行
い、これによつて得られた結果の値が、あらかじ
変化ビツトに対応して具備しておいた処理ルーチ
ンの格納番地への飛越し命令を記憶してあるプロ
グラムメモリの番地を表わすものとして取扱う。
＋１）倍し、この（ｍ＋１）倍した値に前記第２
のレジスタエリアの内容を加算する演算処理を行
い、これによつて得られた結果の値が、あらかじ
変化ビツトに対応して具備しておいた処理ルーチ
ンの格納番地への飛越し命令を記憶してあるプロ
グラムメモリの番地を表わすものとして取扱う。
この条件のもとで入力データに変化があつた場
合には、演算処理の結果の値によつて指示された
上記番地に対して飛越しを行なう。
合には、演算処理の結果の値によつて指示された
上記番地に対して飛越しを行なう。
（実施例の説明）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第４図は本発明によるマイクロプログラム制御
装置の一実施例を示すブツロク図である。
装置の一実施例を示すブツロク図である。
第４図は第１図に示したマイクロプログラム制
御装置を改善して構成した本発明の一実施例を示
すものである。
御装置を改善して構成した本発明の一実施例を示
すものである。
本発明によるマイクロプログラム制御装置はプ
ログラムメモリ１と、データメモリ２と、中央処
理部３と、アキユームレータ４と、バスバツフア
５と、第１〜第（ｎ＋１）のデータＩ／Ｏデバイ
スD0〜Doと、レジスタ６とを具備したものであ
る。プログラムメモリ１はマイクロプログラムを
記憶するための記憶装置である。
ログラムメモリ１と、データメモリ２と、中央処
理部３と、アキユームレータ４と、バスバツフア
５と、第１〜第（ｎ＋１）のデータＩ／Ｏデバイ
スD0〜Doと、レジスタ６とを具備したものであ
る。プログラムメモリ１はマイクロプログラムを
記憶するための記憶装置である。
データメモリ２は実行直前の入力データを記憶
するための記憶装置である。
するための記憶装置である。
アキユームレータ４はバスバツフア５を経て入
力される最新の入力データを保持し、排他的論理
和を実行するための回路である。
力される最新の入力データを保持し、排他的論理
和を実行するための回路である。
第１〜第（ｎ＋１）のデータＩ／Ｏデバイス
D0〜Doから入力されたデータは、バスバツフア
５を介してアキユームレータ４に入力される。
D0〜Doから入力されたデータは、バスバツフア
５を介してアキユームレータ４に入力される。
中央処理部３はマイクロプログラムの命令を逐
次実行するものである。レジスタ６は入力データ
に変化があつた場合に変化ワード位置、および変
化ワード内の変化ビツト位置をそれぞれ記憶する
回路で、それぞれ変化ワード位置と変化ビツト位
置とに対応して第１および第２のレジスタエリア
を具備している。
次実行するものである。レジスタ６は入力データ
に変化があつた場合に変化ワード位置、および変
化ワード内の変化ビツト位置をそれぞれ記憶する
回路で、それぞれ変化ワード位置と変化ビツト位
置とに対応して第１および第２のレジスタエリア
を具備している。
第５図は本発明によつて第４図に示したマイク
ロプログラム制御装置の命令実行フローの一例を
示した図である。第６図は変化ビツトに対応して
具備した処理ルーチンへの飛越し命令を記憶させ
たプログラムメモリの一例を示す図である。
ロプログラム制御装置の命令実行フローの一例を
示した図である。第６図は変化ビツトに対応して
具備した処理ルーチンへの飛越し命令を記憶させ
たプログラムメモリの一例を示す図である。
第５図および第６図にしたがい、第４図に示し
た本発明によるマイクロプログラム制御装置の動
作を次に説明する。
た本発明によるマイクロプログラム制御装置の動
作を次に説明する。
最初に、変化ワード位置を記憶するための第１
のレジスタエリアの内容を０に初期設定する。次
にデータＩ／ＯデバイスDi（ｉ＝０、１、……
ｎ）から入力された最新のデータを、バスバツフ
ア５を経由してアキユームレータ４に入力する。
続いて、データメモリ２の内部において実行直前
のデータを保持していたメモリブロツクBi（ｉ＝
０、１、……ｎ）の内容と入力されたデータとの
排他的論理和をとる。
のレジスタエリアの内容を０に初期設定する。次
にデータＩ／ＯデバイスDi（ｉ＝０、１、……
ｎ）から入力された最新のデータを、バスバツフ
ア５を経由してアキユームレータ４に入力する。
続いて、データメモリ２の内部において実行直前
のデータを保持していたメモリブロツクBi（ｉ＝
０、１、……ｎ）の内容と入力されたデータとの
排他的論理和をとる。
入力データに変化がないときには、アキユーム
レータ４の内部で排他的論理和の結果が０であ
る。この場合には、さらに次の入力データを取込
んで上記動作を繰返す。もし、入力データに変化
があつた場合には、実行直前のメモリブロツク
Biの内容と入力データとの排他的論理和を求め
れば、アキユームレータ４のいずれかのビツトが
１になる。この場合には、変化ビツト位置を記憶
するための第２のレジスタエリアの変化ビツト位
置ｊ（ｊ＝０、１、……ｍ）の値を０にセツトす
る。その後、アキユームレータ４の該当内容をキ
ヤリービツトＣの位置まで循環的に１ビツトづつ
回転シフトする。
レータ４の内部で排他的論理和の結果が０であ
る。この場合には、さらに次の入力データを取込
んで上記動作を繰返す。もし、入力データに変化
があつた場合には、実行直前のメモリブロツク
Biの内容と入力データとの排他的論理和を求め
れば、アキユームレータ４のいずれかのビツトが
１になる。この場合には、変化ビツト位置を記憶
するための第２のレジスタエリアの変化ビツト位
置ｊ（ｊ＝０、１、……ｍ）の値を０にセツトす
る。その後、アキユームレータ４の該当内容をキ
ヤリービツトＣの位置まで循環的に１ビツトづつ
回転シフトする。
すなわち、Ｃ＝０のときにはＪを１だけ増分さ
せ、Ｃ＝１になるまでこのシフト動作を繰返すわ
けである。
せ、Ｃ＝１になるまでこのシフト動作を繰返すわ
けである。
Ｃ＝１になつたならば、そのときの第１および
第２のレジスタエリアの値（ｉ、ｊ）の組合せに
よつて変化した入力ビツトを識別できる。
第２のレジスタエリアの値（ｉ、ｊ）の組合せに
よつて変化した入力ビツトを識別できる。
この組合せを一連番号、例えばXji＝ｊ＋（ｍ＋
１）ｉの形に変換し、該当する番地Xjiに対して
飛越しをする。いつぽう、第６図に示したよう
に、飛越し先を与えるプログラムメモリの番地
Xjiには、あらかじめ（ｉ、ｊ）の組合せによつ
て決定される変化ビツトに対応して具備した処理
ルーチンの開始番地Jjiへの飛越し命令が収容し
てある。この飛越し命令は例えば、（JMP、Jji）
で表わされる命令である。この場合にデータＩ／
ＯデバイスDi（ｉ＝０、１、……ｎ）の入力デー
タのＪ番目のビツトが変化したと仮定すれば、変
化ビツトに対応して具備した処理ルーチンへ飛越
しをすることができるわけである。
１）ｉの形に変換し、該当する番地Xjiに対して
飛越しをする。いつぽう、第６図に示したよう
に、飛越し先を与えるプログラムメモリの番地
Xjiには、あらかじめ（ｉ、ｊ）の組合せによつ
て決定される変化ビツトに対応して具備した処理
ルーチンの開始番地Jjiへの飛越し命令が収容し
てある。この飛越し命令は例えば、（JMP、Jji）
で表わされる命令である。この場合にデータＩ／
ＯデバイスDi（ｉ＝０、１、……ｎ）の入力デー
タのＪ番目のビツトが変化したと仮定すれば、変
化ビツトに対応して具備した処理ルーチンへ飛越
しをすることができるわけである。
（発明の効果の説明）
本発明には以上説明したように、第１および第
２のレジスタエリアにそれぞれ入力データの変化
したワード位置とビツト位置とを記憶し、それら
の値によつて演算処理した結果によつて指示され
た番地に対して、その変化ビツトに対応して具備
した処理ルーチンへの飛越し命令を格納しておく
ことにより、入力データが項目数が多くなつても
その数だけ飛越し命令を追加するだけでよく、し
たがつてプログラムメモリ領域の大きさを節約で
きると云う効果がある。
２のレジスタエリアにそれぞれ入力データの変化
したワード位置とビツト位置とを記憶し、それら
の値によつて演算処理した結果によつて指示され
た番地に対して、その変化ビツトに対応して具備
した処理ルーチンへの飛越し命令を格納しておく
ことにより、入力データが項目数が多くなつても
その数だけ飛越し命令を追加するだけでよく、し
たがつてプログラムメモリ領域の大きさを節約で
きると云う効果がある。
第１図は従来方式のマイクロプログラム制御装
置の構成例を示すブロツク図、第２図は第１図の
マイクロプログラム制御装置を構成するデータメ
モリにブロツク化されて記憶されているデータの
一構成例を示す図、第３図は第１図のマイクロプ
ログラム制御装置による入力データとデータメモ
リの内容との排他的論理和の演算処理実行過程を
示すフローチヤートからなる図、第４図は第１図
のマイクロプログラム制御装置を改良して構成し
た本発明によるマイクロプログラム制御装置の構
成の実施例を示すブロツク図、第５図は第４図の
マイクロプログラム制御装置における入力データ
とデータメモリの内容との排他的論理和の演算処
理過程、ならびに変化ワード位置と変化ビツト位
置とによつて決定される飛越し過程とを表わすフ
ローチヤートの一例からなる図、第６図は第５図
において使用される飛越し命令を記憶したプログ
ラムメモリの領域の一例を示す図である。 １……プログラムメモリ、２……データメモ
リ、３……中央処理部、４……アキユームレー
タ、５……バスバツフア、６……レジスタ、D0
〜Do……（ｎ＋１）ビツトからなる最新データ
を入力するためのデータＩ／Ｏデバイス、B0〜
Bo……（ｎ＋１）ビツトからなる実行直前の入
力データをブロツク化して記憶するためのデータ
メモリ内におけるデータブロツク、Ｃ……キヤリ
ービツト、Xji……飛越し先の開始番地。
置の構成例を示すブロツク図、第２図は第１図の
マイクロプログラム制御装置を構成するデータメ
モリにブロツク化されて記憶されているデータの
一構成例を示す図、第３図は第１図のマイクロプ
ログラム制御装置による入力データとデータメモ
リの内容との排他的論理和の演算処理実行過程を
示すフローチヤートからなる図、第４図は第１図
のマイクロプログラム制御装置を改良して構成し
た本発明によるマイクロプログラム制御装置の構
成の実施例を示すブロツク図、第５図は第４図の
マイクロプログラム制御装置における入力データ
とデータメモリの内容との排他的論理和の演算処
理過程、ならびに変化ワード位置と変化ビツト位
置とによつて決定される飛越し過程とを表わすフ
ローチヤートの一例からなる図、第６図は第５図
において使用される飛越し命令を記憶したプログ
ラムメモリの領域の一例を示す図である。 １……プログラムメモリ、２……データメモ
リ、３……中央処理部、４……アキユームレー
タ、５……バスバツフア、６……レジスタ、D0
〜Do……（ｎ＋１）ビツトからなる最新データ
を入力するためのデータＩ／Ｏデバイス、B0〜
Bo……（ｎ＋１）ビツトからなる実行直前の入
力データをブロツク化して記憶するためのデータ
メモリ内におけるデータブロツク、Ｃ……キヤリ
ービツト、Xji……飛越し先の開始番地。
Claims (1)
- 【特許請求の範囲】 １ プログラムメモリと、データメモリと、中央
処理部と、アキユームレータと、バスバツフア
と、複数のデータＩ／Ｏデバイスとを備え、前記
データメモリの内部にあつてそれぞれ前記複数の
データＩ／Ｏデバイスに対応する複数のビツトか
らなる前回の入力データを表しているメモリブロ
ツクの内容とそれぞれ前記複数のデータＩ／Ｏデ
バイスに対応する複数のビツトからなり前記バス
バツフアを介して入力される最新の入力データと
を前記アキユームレータに入力して排他的論理和
をとり、前記排他的論理和の値が前記入力データ
に変化があつたことを表しているときには、この
変化のあつたデータＩ／Ｏデバイスに一対一対応
する変化ワード位置および該変化ワード位置内に
おける変化ビツト位置に対応した処理ルーチンの
番地へ飛越すように構成したマイクロプログラム
制御装置において、 前記入力データに変化がある場合、前記変化ワ
ード位置および前記変化ビツト位置をそれぞれ記
憶するための第１および第２のレジスタエリアを
有するレジスタと、 前記データＩ／Ｏデバイスからの入力データの
ビツト数に等しい値と前記第１のレジスタエリア
の内容とを乗算する第１の演算処理手段と、 前記第１の演算処理手段によつて得られた演算
結果と前記第２のレジスタエリアの内容とを加算
する第２の演算処理手段と、 前記第２の演算処理手段によつて得られた演算
結果をアドレスとして予め変化ビツトに対応して
具備しておいた前記処理ルーチンの格納番地への
飛越し命令を記憶してある前記プログラムメモリ
をアクセスする手段とを設け、 前記入力データに変化がある場合に前記第２の
演算処理手段の演算結果に基づいて指示された前
記番地に対して飛越しを行うことを特徴とするマ
イクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173882A JPS58208851A (ja) | 1982-05-28 | 1982-05-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173882A JPS58208851A (ja) | 1982-05-28 | 1982-05-28 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208851A JPS58208851A (ja) | 1983-12-05 |
| JPH0413736B2 true JPH0413736B2 (ja) | 1992-03-10 |
Family
ID=14034857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173882A Granted JPS58208851A (ja) | 1982-05-28 | 1982-05-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208851A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250663A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Classification instruction control system |
-
1982
- 1982-05-28 JP JP9173882A patent/JPS58208851A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250663A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Classification instruction control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58208851A (ja) | 1983-12-05 |
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