JPS63181030A - 特定デ−タパタ−ンにおける演算高速化システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数の演算装置を有する演算高速化システムに
関する。

従来の技術 最近の大型情報処理装置分野においては、例えば加減算
用の演算回路と来除算用の演算回路とを別々に設けると
いう具合に機能を分散化し、各演算回路にとって最適化
された構成とすることで。

マシンサイクルの短縮化を図る傾向にある。

発明が鮮決しようとする問題点 ところがこの方法では１例えば乗算を実行する場合には
加減算用の演算回路は全く使用されないというようなむ
だが生ずることになる。

一方、アドレスのインデキシング等で使われる乗算は乗
数が２　（ｎは正整数）で表現できるものあるいは値が
非常に小さいものが多く、これらの乗算には乗算回路を
使用するよりシフト回路を、使用したり、加算回路とシ
フト回路を組合せて使用した方がより速く結果が得られ
るものが多々ある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸問
題点を解消することを可能とした特定データパターンに
おける新規な演算高速化システムを提供することにある
。

問題点を解決するための手段 」二記目的を達成する為に、本発明に係る特定パターン
における演算高速化システムは、あるオペレーションの
実行に際して必要なオペランドデータを入力され所望の
演算結果を得る第一の演算装置と、前記オペランドデー
タを入力されこれがある特定のデータパターンであるか
否かを調べ特定のデータパターンであったときには前記
第一の演算装置よりも高速に所望の演算結果を得る第二
の演算Ａ置と、前記第一および第二の演算Ｍ置が同期し
てかつ並行に動作するよう制御する演算制御装置とを有
し、該演算制御装置は前記オペランドデータが特定デー
タパターンでなかったときには前記第一の演算装置での
演算結果を有効とし、特定データパターンであったとき
には前記第一の演算装置での演算動作を中止するととも
に前記第二の演算装置での演算結果を有効とするように
制御すべく構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック図であり、第
２図は第１図中の演算装置４をさらに詳細に記したブロ
ック構成図である。

第１図において、汎用レジスタ群１は各々オペランドデ
ータを保持する複数の汎用レジスタから成るものである
。メモリ２は主記憶装置である。

演算装置３は、例えば１マシンサイクルで３２ビツト×
４ビツトの乗算を実行する乗算回路であり。

３２ビツトＸ３２ビツトの乗算は８マシンサイクルで実
行できるものである。演算回路４は、第２図に示すごと
く３２ビツトと３２ビツトの加減算を１マシンサイクル
で実行可能な加算器４２と、左右Ｏ〜３２ビットの範囲
のシフト動作を１マシンサイクルで実行可能な３２ビツ
トのシフト回路４３と、３２ビツトのデータのパターン
をチェックし、それが“２ｎ（ｎはＯ〜３１の整数）″
であるかどうかチェックするパターンチェック回路４４
とから成る。パターンチェック回路４４は入力データが
１１２ｎ３１であったときにその旨を演算制御装置５へ
通知するとともにＩｎ”値をシフト量としてシフト回路
４３へ入力する６演算制御装置５は、演算装置３および
４が常に同期してかつ並行に動作するように制御するも
のであり、加減算では加算器４２を、シフト動作ではシ
フト回路４３を、乗算では演算装置３内の乗算回路をそ
れぞれ使用するように制御する。また、乗算時にはパタ
ーンチェック回路４４に対してチェック指示を与え、パ
ターンチェック回路４４からの通知がなければ演算装置
３で得られた結果を汎用レジスタに書込み、通知があれ
ば演算装置４で得られた結果を汎用レジスタに書込むと
ともに演算装置３での実行を打切る。

次に具体例を用いて本発明をさらに詳細に説明する。

いま、汎用レジスタの１つに保持されたＡとメモリーヒ
に保持されたＢとに対して′″Ａ　Ｘ　Ｂ”を行い汎用
レジスタに書込むケースを例にとる。Ａ、Ｂは１６進表
示で Ａ＝１３５７９ＢＤＦ Ｂ＝ＯＯＯＯＯ１００（＝２’） とする。

まず第１サイクルにおいて演算制御装置５は、演算装置
３および４に対して汎用レジスタ群１からのＡの読出し
とメモリ２からのＢの読出しを指示し、これを受けて各
演算装置はＡおよびＢを内部に取り込み保持する（演算
装置４内ではレジスタ４０にＡが、レジスタ４１にＢが
各々保持される）６次いで、第２サイクルにおいて演算
制御装置５は、演算装置３に対して乗算開始を指示する
とともに演算装置４内のパターンチェック回路４４にチ
ェック指示を、またシフト回路４３にレジスタ４０の内
容の下位４バイトにＩＩ　ＯＩＴを付した８バイトのデ
ータをパターンチェック回路４４より供給されるシフト
数だけ左シフトすることを、さらにレジスタ４５にシフ
ト回路４３の出力受取りをそれぞれ指示する。

パターンチェック回路４４はレジスタ４１に保持された
内容が＊　２　ａ　ＴＴであるために演算制御装置５へ
演算装置４での演算が可能である旨通知するとともに、
シフト回路４３ヘシフトビツト数として“６８″を与え
る。シフト回路４３は、これらの指示内容からレジスタ
ｌｌＯに保持されたデータを８ビット左シフトして、”
　５７９　Ｂ　Ｄ　Ｆ　ＯＯ”を出力し、これがレジス
タ４５に取込まれて保持される。第２サイクルにおいて
演算装置４での演算が可能である旨の通知を受けた演算
制御装置５は、第３サイクルにおいて演算制御装置３の
実行を中止し、レジスタ４５に保持された結果の下位４
バイ１〜のデータ゛５７９　Ｂ　Ｄ　Ｆ・００”を汎用
レジスタにｆ！を込むとともに、シフト回路４３に対し
てレジスタ４０の内容の上位４バイトにｉｉ　Ｏ＋ｙを
付した８バイトのデータを第２サイクルと同様列に８ビ
ツトシフトすることを、またレジスタ４５にシフト回路
１１３の出力受取りをそれぞれ指示する。これを受けて
シフト回路４３は”００００００１３”を出力し、これ
がレジスタ４５に取込まれる。最後に、第４サイクルに
おいてレジスタ４５に保持された結果の上位４バイトの
データ゛’００００００１３”が汎用レジスタに書込ま
れ処理が終わる。

この乗算をもし演算装置３上で実行したとすると、Ａ、
Ｔ３の取り出しで１サイクル、乗算で８サイクル結果の
格納で１サイクルの計１０サイクル必要であり、本発明
により６サイクルの高速化が可能であることが解かる。

発明の詳細 な説明したように１本発明によれば、入力オペランドが
特殊なデータパターンであるときには演算が極端に前易
化できることに注目し、一つの演算装置には通常の演算
を実行させ、もう一つの演算装置には特殊データパター
ンに適した高速処理を行なわせて演算結果としてこれら
を選択することにより特殊データパターンでないときの
性能低下を招くことなく特殊データパターン時の演算を
非常に高速化することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック植成図、第２
図は第１図中の演算装置４をさらに詳細に記したブロッ
ク構成図である。 １０５．汎用レジスタ群、２．、、メモリ、３および４
００．演算装置、５００．演算制御装置、４０．４１お
よび４５．　、　、レジスタ、　４２．　、　、加算器
、４３、　、　、シフト回路、４４．　、　、パターン
チェック回路。

Claims (1)

1. 【特許請求の範囲】 複数の演算装置とこれらが同期してかつ並行に動作する
   よう制御するための演算制御装置とを有する情報処理装
   置において、 あらかじめ定められたいくつかのオペレーションの実行
   に際して、必要なオペランドデータを入力されて所望の
   演算結果を得る第一の演算装置と、前記オペランドデー
   タを入力され該オペランドデータがある特定のデータパ
   ターンであるか否かを調べ、特定のデータパターンであ
   ったときには前記第一の演算装置よりも高速に所望の演
   算結果を得る第二の演算装置とを有し、 前記演算制御装置は前記いくつかのオペレーションの実
   行に際して前記オペランドデータが特定データパターン
   でなかったときには前記第一の演算装置での演算結果を
   有効とし、特定データパターンであったときには前記第
   一の演算装置での演算動作を中止するとともに前記第二
   の演算装置での演算結果を有効とするように制御するこ
   とを特徴とする特定データパターンにおける演算高速化
   システム。