JPH0452760A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトル処理装置に関し、特にベクトルデータ
の演算処理をなすベクトル演算装置に関するものである
。

従来技術 この種のベクトル処理装置の構成例を第４図に示してい
る。本例では、演算器数Ｌ−２．ベクトルレジスタ格納
エレメント数Ｍ−６４，ベクトルレジスタ数Ｎ■４の場
合についてのものである。

演算回路１はベクトルレジスタ１１及び１２と、これ等
ベクトルレジスタ１１．１２の格納データに対して所定
演算処理をなす演算器１３とを含んでいる。また、他の
演算回路２はベクトルレジスタ２１及び２２と、これ等
ベクトルレジスタ２１゜２２の格納データに対して前述
の演算器１３と同一の演算処理をなす演算器２３とを含
んでいる。

制御回路１０は両演算回路１及び２に対してリードアド
レス１１及び１２を夫々送出する機能を有しており、こ
の制御回路１０から２組の演算回路１及び２に対して夫
々にリードアドレスを送出してベクトルデータの演算処
理を実行するようになっている。

第６図は第４図に示した従来のベクトル処理装置の動作
タイミングチャートであり、ベクトルデ−少数が１２８
個の場合である。

制御回路１０から送出されたリードアドレス１］により
ベクトルデータ６４個分のベクトル演算がベクトル演算
回路１によって実行され、続いて残りの６４個のベクト
ルデータに対して、同じリードアドレス１１を用いてベ
クトル演算回路１によりベクトル演算が実行されるよう
になっている。

尚、演算回路２についても、リードアドレスか１１から
１２に代れば、動作は上記と同しである。

この例では、１−個のベクトルレジスタは格納エレメン
ト数がＭ−６４であり、演算すべきベクトルデータ数が
１２８個と大であるので、演算回路１を用いて同一演算
処理を２回繰返して実行する必要があり、第６図の如く
なる。

すなわち、全演算時間は、１命令の実行時間ＰＵＴ（Ｆ
ｕｎｃｔｉｏｎ　Ｕｎｉｔ　Ｔｉｍｅ）と１２８Ｔとを
加えたものとなり、処理時間が大となるという欠点があ
る。

発明の目的 そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、演算
回路の有効利用を図って短時間にベクトルデータの演算
処理をなすようにしたｌ＼クトル処理装置を提供するこ
とにある。

発明の構成 本発明によるベクトル処理装置は、第１及び第２のベク
トルレジスタと、これ等第１及び第２のベクトルレジス
タの格納データに対して演算処理をなす第１の演算器と
、第３及び第４のヘク］・ルレジスタと、これ等第３及
び第４のベクトルレジスタの格納データに対して前記演
算処理と同一の演算処理をなす第２の演算器と、前記第
１〜第４のベクトルレジスタに対して同一のリードアド
レスを供給するリードアドレス送出手段とを含むことを
特徴としている。

実施例 次に、本発明の実施例を図面を参照して詳細に説明する
。

第１図は本発明の実施例の構成を示す図であり、第４図
と同等部分は同一符号により示している。

本実施例では、従来の第４図の制御回路１０におけるリ
ードアドレス発生機能を抽出して、演算回路１及び２に
対応したリードアドレス送出回路３及び４として別に示
しており、制御回路５はセ１ツクタロの選択制御を行う
機能を有するものとして示されている。

セレクタ６はリードアドレス送出回路４と演算器２との
間に設けられており、リードアドレス送出回路３及び４
から夫々送出されるリードアドレス３１及び４１を、制
御回路５からの選択指令５１に応じて択一的に導出し、
演算回路２へのレジスタリードアドレスとするものであ
る。

尚、リードアドレス送出回路３のリードアドレス３１は
対応する演算回路１のレジスタリードアドレスとして用
いられている。

従来例と同様に、Ｌ−２，Ｍ−”６４．Ｎ−４の場合で
あって、ベクトルデータ数が１２８個の場合ついて述べ
る。

１個のベクトルレジスタの許容エレメント数が最大６４
個であるので、１２８個のベクトルデータはベクトルレ
ジスタ１１．１２に対して６４個、ベクトルレジスタ２
１．２２に対し、て６４個が夫々割当てられることにな
る。ぞして、制御回路５からの選択指令５１によってセ
レクタ６はリードアドレス送出回路３のリードアドレス
３１を選択する様動作する。

その結果、ベクトルレジスタ１１．１２及び２１．２２
に対して全て同一のリードアドレスが供給されるので、
２つの演算回路１及び２は同時に６４個のベクトル演算
を実行する。よって、第５図に示す如きタイムチャート
が得られて、第６図の従来例に比して大幅に演算実行時
間の短縮が図れるのである。

第２図は本発明の他の実施例の構成図であり、第１図と
同等部分は同一符号により示されている。

本例では、第１図の実施例においてセレクタ７を追加し
て、リードアドレス送出回路３及び４の各送出リードア
ドレスを選択指令５１に応じて択一的に導出し、演算回
路１へ送出するようにしたものである。

従って、リードアドレス送出回路３または４のいずれに
よっても、両波算回路１及び２へ同一のリードアドレス
が供給可能となり、第１図の実施例に比し、リードアド
レスの送出の柔軟性が大となる。

本例でも、第５図に示した動作タイムチャートとなって
、高速動作が可能であることは明白である。

第３図は本発明の別の実施例を示す構成図であり、第１
，２図と同等部分は同一符号にて示している。本例では
、演算器１及び２に夫々対応したリードアドレス送出口
路３及び４の他に、これ等両波算器１及び２に同一のリ
ードアドレス８１を供給するリードアドレス送出回路８
を別に設けた構成である。

そこで、各セレクタ６及び７は夫々対応するリードアド
レス４１及び３１の他に、同一リードアドレス８１をも
選択し得る様になっており、制御回路５１からの選択指
令５１により選択制御される。

本例でも、第５図に示した如き動作タイムチャートとな
り、高速演算処理が可能となる。

発明の効果 斜上の如く、本発明によれば、ベクトルデータ数がベク
トルレジスタの格納最大エレメント数より大なる場合で
あって、かつ複数の演算回路がある場合、これ等演算回
路を並列に同時に実行処理させるようにしたので、演算
時間が大幅に短縮され、かつ−命令で演算実行が可能と
なるという効果がある。

【図面の簡単な説明】

第１図〜第３図は本発明の実施例を夫々示すブロック図
、第４図は従来のベクトル処理装置のブロック図、第５
図は本発明による動作タイムチャートを示す図、第６図
は従来例による動作タイムチャートを示す図である。 主要部分の符号の説明 ３．４．８・・・・・・リードアドレス送出回路５・・
・・・・制御回路 ６．７・・・・・・セレクタ １１．１２・・・・・・ベクトルレジスタ２１．２２・
・・・・・ベクトルレジスタ１３．２３・・・・・・演
算器 第１図

Claims (1)

【特許請求の範囲】
1. （１）第１及び第２のベクトルレジスタと、これ等第１
   及び第２のベクトルレジスタの格納データに対して演算
   処理をなす第１の演算器と、第３及び第４のベクトルレ
   ジスタと、これ等第３及び第４のベクトルレジスタの格
   納データに対して前記演算処理と同一の演算処理をなす
   第２の演算器と、前記第１〜第４のベクトルレジスタに
   対して同一のリードアドレスを供給するリードアドレス
   送出手段とを含むことを特徴とするベクトル処理装置。