KR100194850B1 - 디지털 신호 처리 장치 - Google Patents

디지털 신호 처리 장치 Download PDF

Info

Publication number
KR100194850B1
KR100194850B1 KR1019900002486A KR900002486A KR100194850B1 KR 100194850 B1 KR100194850 B1 KR 100194850B1 KR 1019900002486 A KR1019900002486 A KR 1019900002486A KR 900002486 A KR900002486 A KR 900002486A KR 100194850 B1 KR100194850 B1 KR 100194850B1
Authority
KR
South Korea
Prior art keywords
data
ram
address
registers
instruction
Prior art date
Application number
KR1019900002486A
Other languages
English (en)
Other versions
KR900013413A (ko
Inventor
다로 나까가미
아끼라 사까모또
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR900013413A publication Critical patent/KR900013413A/ko
Application granted granted Critical
Publication of KR100194850B1 publication Critical patent/KR100194850B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/461—Saving or restoring of program or task context
    • G06F9/462—Saving or restoring of program or task context with multiple register sets
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Complex Calculations (AREA)
  • Image Processing (AREA)

Abstract

본 발명에 따른 디지털 신호 처리 장치는 인스트럭션 메모리, 데이터 메모리, 또는 계수 메모리 중 적어도 하나와 관련된 두개 이상의 어드레스 메모리와 연산 블록과 관련된 두개 이상의 데이터 레지스터를 포함하며, 이들 두개 이상의 레지스터는 연산 블록에 의해 동시에 처리되는 상이한 작업 사이에서 전환 제어되어, 고속처리 또는 저속처리에 적합한 작업과 같이 상이한 속도로 처리될 수 있는 작업을 단일 칩으로 처리할 수 있게 한다.

Description

디지털 신호 처리 장치
제1도는 본 발명에 따른 디지털 신호 처리 장치의 한 실시예를 도시하는 개략적인 블록도.
제2도는 상기 실시예내의 인스트럭션 메모리에 기입된 다중 작업 프로그램의 한 예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
2 : 전환 제어 회로 3 : 인스트럭션 RAM
4 : 데이터 RAM 5 : 계수 RAM
6 : 연산 블록 8a,8b,11a,11b,14a,14b : 어드레스 레지스터
17a,17b : 데이터 레지스터 9,12,15,18 : 전환 스위치
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 예를 들면 디지털 오디오 신호 등의 디지털 신호를 처리하기 위한 디지털 신호 처리 장치에 관한 것이다.
본 발명에 따른 디지털 신호 처리 장치는 인스트럭션 RAM, 데이터 RAM, 연산 블록, 또는 계수 RAM 중 적어도 1개에 대해서 어드레스 레지스터 또는 데이터 레지스터를 2개 이상 설치하고, 전환 제어 수단에 의해 상기 2개 이상의 레지스터를 전환 제어함으로써, 예를들면 고속처리, 저속처리 등의 처리속도가 다른 작업(job)을 1칩으로 효율적으로 처리할 수 있으며, 여러개의 칩으로 처리할 때에 비해서 설치장소도 크지 않고 비용 절감을 도모할 수 있는 것이다.
근래 디지털 변환된 음향 신호나 영상 신호 등의 디지털 신호에 대해서 각종 디지털 신호처리 예를들면 디지털 필터, FFT(Fast Fourier Transform ; 고속푸리에 변환), 상관 함수 계산 등의 수치계산을 실 시간(real time)으로 행하는 것이 일반적으로 되어 있으며, 이와같은 실 시간 처리용의 DSP가 각종 제공되어 있다.
일반적으로, DSP는 승산이나 가산 등의 연산처리를 행하기 위한 연산 블록과 신호 처리순서를 나타내는 소위 마이크로프로그램을 기록하기 위한 인스트럭션 RAM(instruction RAM)과 일시적인 데이터를 기억하기 위한 데이터 RAM과, 상기 연산 블록에서의 연산에 사용되는 계수를 기억하기 위한 계수 RAM을 포함한다.
그리고, 상기 인스트럭션 RAM에 기록되어 있는 마이크로프로그램에 따라서 데이터 RAM 및 계수 RAM으로부터 데이터를 판독하고, 디지털 신호를 처리하기 위한 상기 연산 블록에서 연산을 수행한다.
[발명이 이루고자 하는 기술적 과제]
그런데, 종래의 DSP는 신호처리를 고속으로 행하는 것이 주목적이기 때문에 1개의 작업, 소위 단일작업을 수행하는 것이 일반적이며, 복수의 작업을 실행시키거나 특히, 복수의 작업을 상이한 속도로 실행시키는 경우, 1칩 DSP의 1개의 프로그램에서 실현하는데는, 프로그램 내용이 복잡하게 되거나 그렇지 않으면 어떤 한 작업에서 다른 작업으로 실행이 바뀔 때에 쓸데없는 실행 사이클이 발생하기도 한다.
또, 이와같은 복수의 작업을 복수의 DSP를 사용하여 실행하면 상기 복수의 DSP 사이의 데이터 교환이 복잡해지며, DSP를 직렬로 접속하는 경우엔 시간 지연이 발생하는 문제점이 있다. 또한, 복수의 DSP를 사용하면 설치 면적의 증대나 비용증가의 문제점이 있다.
본 발명은 상술한 문제점을 감안하여 이뤄진 것이며, 1칩으로 복수의 작업을 실행할 수 있는 디지털 신호 처리 장치의 제공을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명에 따른 디지털 신호 처리 장치는 상술한 과제를 해결하기 위해 제1도에 도시한 바와 같이 적어도 인스트럭션 메모리(예를들면 RAM; 3), 데이터 메모리(예를들면 RAM; 4) 연산블록(6)을 구비하는 디지털 신호 처리 장치에 있어서, 상기 인스트럭션 RAM(3), 데이터 RAM(4), 연산블록(6) 중 적어도 1개에 대해서는 어드레스 레지스터 또는 데이터 레지스터를 2개 이상 설치하고, 상기 2개 이상의 어드레스 레지스터 또는 데이터 레지스터를 작업 전환에 따라서 전환 제어하는 것을 특징으로 하고 있다.
본 발명의 다른 특징은 계수 메모리(예컨대 RAM; 5)를 인스트럭션 메모리(예컨대 RAM; 3), 데이터 메모리(예컨대 RAM; 4), 연산블록96) 등과 함께 구비하는 디지털 신호 처리 장치에 있어서, 상기 계수 RAM(5)에 대해서는 2개 이상의 어드레스 레지스터(14a, 14b)를 설치하고, 상기 2개 이상의 어드레스 레지스터(14a, 14b)를 작업전환에 따라서 전환 제어하는 것을 특징으로 하고 있다.
[작용]
이와같은 디지털 신호 처리 장치에 의하면 인스트럭션 RAM(3), 데이터 RAM(4), 연산블록(6) 중 적어도 1개에 대해서 계수 RAM(5)를 구비하는 경우엔 계수 RAM(5)을 포함한 요소(3 내지 6)중 적어도 1개에 대해서 어드레스 레지스터 또는 데이터 레지스터를 2개 이상 설치하며, 전환 제어 수단에 의해 상기 2개 이상의 레지스터를 작업전환에 따라서 전환 제어함으로서, 예를들면 처리속도가 서로 상이한 복수의 작업을 1칩으로 효율적으로 실행할 수 있다.
[발명의 구성 및 작용]
[실시예]
이하, 본 실시예에 따른 디지털 신호 처리 장치의 실시예에 대해서 도면을 참조하여 설명한다.
이 실시예에 있어선, 메모리인 인스트럭션 RAM(3), 데이터 RAM(4), 계수 RAM(5)을 각각 액세스하기 위한 어드레스 레지스터를 각각 2개씩 설치하고, 연산블록의 데이터 레지스터도 2개 설치함으로써 2개의 상이한 작업을 병렬 실행할 수 있게 하고 있는데, 각각 3개 이상의 레지스터를 설치하여 3개 이상의 상이한 작업을 병렬 실행 가능하도록 구성할 수도 있다.
제1도는 본 발명에 따른 디지털 신호 처리 장치의 일 실시예의 개략적인 블록도이다.
제1도에 있어서, 디지털 신호 처리 장치(이하, DSP라 한다)는 인스트럭션 RAM(3), 데이터 RAM(4), 계수 RAM(5), 연산블록(6)을 구비하는 것으로 구성되어 있다.
인스트럭션 RAM(3)에 대해서는 2개의 어드레스 레지스터(8a, 8b)와 증가회로(increment circuit; 7)와 디코더(10)가 접속되어 있으며, 이 어드레스 레지스터(8a, 8b)는 전환 스위치(9)에 의해 피선택 단자(a, b)에 각각 접속된다. 어드레스 레지스터(8a, 8b)중 전환 스위치(9)에 의해서 선택된 한쪽에서의 어드레스가 인스트럭션 RAM(3)으로 보내지게 되며, 이 인스트럭션 RAM(3)에 수납된 인스트럭션의 데이터는 디코더(10)에서 디코드되며, 각종 제어신호로서 데이터 RAM의 어드레스 발생기(13), 계수 RAM의 어드레스 발생기(16), 연산블록(6) 등에 공급된다. 또한, 이때 전환 스위치(9)에서 출력된 어드레스는 증가회로(7)에 의해서 예를들면, +1만큼 증가되어 다시 어드레스 레지스터(8a, 8b) 중 한쪽으로 보내져 수납된다. 따라서, 상기 증가 회로(7) 및 상기 어드레스 레지스터(8a, 8b)는 소위 프로그램 카운터를 구성하게 된다.
데이터 RAM(4)에 대해서는 2개의 어드레스 레지스터(11a, 11b)와 어드레스 발생기(13)가 접속되며, 상기 어드레스 레지스터(11a, 11b)는 전환 스위치(12)에 의해 피선택 단자(a, b)에 각각 접속된다. 여기에서, 어드레스 발생기(13)는 인스트럭션 RAM(3)에서 판독 출력된 명령에 따라서 어드레스 레지스터(11a, 11b)중 전환 스위치(12)에 의해 선택된 한쪽으로부터 어드레스 발생기(13)로 전송되는 데이터 RAM(4)의 현재의 어드레스에 기초하여 또는 독자적으로 데이터 RAM(4)의 새로운 어드레스를 생성하여 데이터 RAM(4)으로 공급함으로써, 데이터 RAM(4)의 데이터 액세스가 행해진다. 또한, 이때 어드레스 발생기(13)에서 생성된 데이터 RAM(4)의 새로운 어드레스가 어드레스 레지스터(11a, 11b)중 한쪽에 공급되어 수납됨으로써, 다음 데이터 RAM(4)의 액세스 시의 상대 어드레스의 기준 어드레스로 된다.
계수 RAM(5)에 대해서는 2개의 어드레스 레지스터(14a, 14b)와 어드레스 발생기(16)가 접속되어 있으며, 상기 어드레스 레지스터(14a, 14b)는 전환 스위치(15)에 의해서 피선택 단자(a, b)에 각각 접속된다. 여기에서, 어드레스 발생기(16)는 인스트럭션 RAM(3)에서 판독 출력되는 명령에 다라서 어드레스 레지스터(14a, 14b)중 전환 스위치(15)에 의해 선택된 한쪽으로부터 어드레스 발생기(16)로 전송되는 현재의 계수 RAM(5)의 어드레스에 기초해서 또는 독자적으로 계수 RAM(5)의 새로운 어드레스를 생성하여 계수 RAM(5)으로 공급함으로써, 계수 RAM(5)의 데이터 액세스가 행해진다. 또한, 이때 상기 어드레스 발생기(16)에서 생성된 계수 RAM(5)의 새로운 어드레스가 어드레스 레지스터(14a, 14b)의 한쪽에 공급되어 수납됨으로써, 다음 계수 RAM(5)의 액세스시의 상대 어드레스의 기준 어드레스로 된다.
연산블록(6)에는 데이터 RAM(4) 및 계수 RAM(5)에서의 각 데이터가 데이터 버스(19) 등을 거쳐서 공급되며, 이들의 각 데이터를 기준으로 인스트럭션 RAM(3)에서 판독 출력된 명령에 따라서 승산이나 가산 등의 연산처리가 실시되며, 데이터 레지스터(17a, 17b)에 각각 전송된다. 데이터 레지스터(17a, 17b)로부터의 출력은 전환 스위치(18)에 의해 피선택 단자(a, b)의 한쪽이 선택되어 연산블록(6) 또는 데이터 버스(19)에 공급된다.
상기 전환 스위치(9, 12, 15, 18)는 전환 제어회로(2)에 의해 연동되어 전환 제어된다.
다음에 인스트럭션 RAM(3) 내에 기입되어 있는 소위 마이크로프로그램은 제2도에 도시된 바와 같이 서로 상이한 작업(Ja 및 Jb)으로 구분되어 있으며, 이들 작업(Ja 및 Jb)의 각 명령코드는 각각 메모리 번지(n, n+1, n+2,... 및 m, m+1, m+2 ....)의 메모리 영역에 기입되어 있다.
이와같은 구성을 갖는 DSP에 있어서, 전환 제어 회로(2)는 명령 사이클 클럭에 따라서 동작하며, 예컨대 3명령 사이클 주기에서 2명령 사이클을 작업(Ja)으로, 1명령 사이클을 작업(Jb)으로 각각 전환시키도록 전환 제어 신호를 상기 전환 스위치(9, 12, 15, 18)로 보내며, 피접속 단자(a)측에 2명령 사이클동안, b측에 1명령 사이클동안 각각 전환 접속한다.
이때, 인스트럭션 RAM(3)에 기입된 제2도에 도시된 바와 같은 작업(Ja)과 작업(Jb)을 갖는 프로그램에 대해서, 예컨대 표 1에 도시하듯이 3명령 사이클 주기에서, 2명령 사이클이 작업(Ja)으로, 1명령 사이클이 작업(Jb)으로 전환됨으로써 속도가 다른 작업을 독립적으로 병렬 실행할 수가 있다.
Figure kpo00002
즉, 인스트럭션 RAM(3)에 대한 어드레스 전환 스위치(9)가 3명령 사이클중 2명령 사이클동안 피접속 단자(a)측으로 전환하면, 인스트럭션 RAM(3)의 메모리 번지(n, n+1, n+2,..)에 기입된 작업(Ja)의 명령 코드가 차례로 판독되며, 또한 상기 3명령 사이클중 나머지의 1명령 사이클동안 피접속 단자(b)측으로 전환하면, 인스트럭션 RAM(3)의 메모리 번지(m, m+1, m+2 ....)에 기록된 작업(Jb)의 명령 코드가 차례로 판독된다. 이것이 3명령 사이클 주기에서 차례로 반복됨으로써 작업(Ja)과 작업(Jb)이 시분할적으로 병렬 실행된다. 이 경우의 처리속도는 작업(Ja)이 작업(Jb)의 2배로 되고 있으며, 서로 상이한 속도의 작업을 효율적으로 실행하게 된다.
여기에서, 각 작업(Ja, Jb)마다 계수나 데이터를 다르게 하고 싶을 경우엔, 제1도에 도시한 바와 같이, 각각 2개씩 어드레스 레지스터(11a, 11b 또는 14a, 14b) 또는 데이터 레지스터(17a, 17b)를 설치하며, 이것들을 상기 작업전환에 따라서 전환 스위치(12, 15 또는 18)로 전환하도록 하면 된다.
또한, 상술한 실시예에 있어선 계수 RAM(5)을 구비한 DSP에 대해서 설명하고 있는데, 명령코드의 오퍼랜드(operand) 부분 등에 계수 데이터가 포함되어 있어서, 계수 RAM이 불필요한 DSP에도 본 발명을 적용할 수 있다. 또한, 인스트럭션 RAM(3), 데이터 RAM(4), 계수 RAM(5)중의 어느 하나에 대한 어드레스 레지스터, 또는 연산블록(6)에 대한 데이터 레지스터만을 2개 이상 설치하고, 다른 레지스터는 각각 1개씩 설치토록 해도 좋다. 또한, 병렬 처리되는 복수작업의 수나 작업전환 주기 및 각 작업에 대한 할당 사이클 수는 임의로 선택되며, 또, 상기 인스트럭션 RAM(3), 데이터 RAM(4), 계수 RAM(5)은 RAM에 한정되지 않으며, 예컨대, ROM 등의 다른 여러가지 메모리를 사용할 수 있음은 물론이다.
[발명의 효과]
본 발명에 따른 디지털 신호 처리 장치에 의하면 인스트럭션 메모리, 데이터 메모리, 연산블록중 적어도 하나에 대해서 또는 계수 메모리를 구비하고 있는 것에 있어선 계수 메모리도 포함하는 각 회로의 적어도 하나에 대해서 어드레스 레지스터 또는 데이터 레지스터를 2개 이상 설치하고, 전환 제어 수단에 의해서 상기 2개 이상의 레지스터를 작업전환에 따라서 전환 제어함으로써, 예컨대 처리속도가 서로 상이한 복수의 작업을 1칩으로 효율적으로 실행할 수 있다.
이것으로 복수의 작업을 복수 칩으로 나누어 수행하는 경우의 공간이나 원가 증가를 방지할 수 있으며 또, 복수의 작업을 직렬 접속된 DSP로 행하게 할 때의 시간 지연을 회피 할 수 있다.

Claims (5)

  1. 적어도 인스트럭션 메모리, 데이터 메모리, 연산블록을 구비하는 디지털 신호 처리 장치에 있어서, 상기 인스트럭션 메모리, 데이터 메모리, 연산블록중 적어도 하나에 대해서 어드레스 레지스터 또는 데이터 레지스터가 2개 이상 설치되며, 상기 2개 이상의 어드레스 레지스터 또는 데이터 레지스터를 작업(job) 전환에 따라서 전환 제어하는 것을 특징으로 하는 디지털 신호 처리 장치.
  2. 제1항에 있어서, 상기 데이터 메모리에 대해서 어드레스 레지스터를 2개 이상 설치하고, 상기 2개 이상의 어드레스 레지스터를 작업전환에 따라서 전환 제어하는 것을 특징으로 하는 디지털 신호 처리 장치.
  3. 제1항에 있어서, 상기 연산블록에 대해서 데이터 레지스터를 2개 이상 설치하고, 상기 2개 이상의 데이터 레지스터를 작업전환에 따라서 전환 제어하는 것을 특징으로 하는 디지털 신호 처리 장치.
  4. 제1항에 있어서, 2개 이상의 어드레스 레지스터와 상기 2개 이상의 어드레스 레지스터에서 소정의 어드레스를 선택하는 전환회로와, 상기 전환회로에서 선택된 소정의 어드레스를 증가시키는 증가회로를 포함하고, 상기 전환회로에서 선택된 소정의 어드레스를 인스트럭션 메모리에 전송하는 동시에, 상기 증가회로에서 증가된 어드레스를 상기 2개의 어드레스 레지스터의 한쪽에 전송하는 것을 특징으로 하는 디지털 신호 처리 장치.
  5. 적어도 계수 메모리, 인스트럭션 메모리 데이터 메모리, 연산블록을 구비하는 디지털 신호 처리 장치에 있어서 상기 계수 메모리에 대한 어드레스 레지스터를 2개 이상 설치하고, 상기 2개 이상의 어드레스 레지스터를 작업전환에 따라서 전환 제어하는 것을 특징으로 하는 디지털 신호 처리 장치.
KR1019900002486A 1989-02-28 1990-02-27 디지털 신호 처리 장치 KR100194850B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1046752A JP2748503B2 (ja) 1989-02-28 1989-02-28 デジタル信号処理装置
JP1-46752 1989-02-28

Publications (2)

Publication Number Publication Date
KR900013413A KR900013413A (ko) 1990-09-05
KR100194850B1 true KR100194850B1 (ko) 1999-06-15

Family

ID=12756063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900002486A KR100194850B1 (ko) 1989-02-28 1990-02-27 디지털 신호 처리 장치

Country Status (6)

Country Link
US (1) US5339416A (ko)
EP (1) EP0403729B1 (ko)
JP (1) JP2748503B2 (ko)
KR (1) KR100194850B1 (ko)
CA (1) CA2010634C (ko)
DE (1) DE69029608T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244107B1 (ko) 2005-02-01 2013-03-18 소니 주식회사 연산 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3097434B2 (ja) * 1994-01-25 2000-10-10 ヤマハ株式会社 効果付加用ディジタル信号処理装置
US5761690A (en) * 1994-07-21 1998-06-02 Motorola, Inc. Address generation apparatus and method using a peripheral address generation unit and fast interrupts
US5825770A (en) * 1996-06-06 1998-10-20 Northern Telecom Limited Multiple algorithm processing on a plurality of digital signal streams via context switching
US6470376B1 (en) * 1997-03-04 2002-10-22 Matsushita Electric Industrial Co., Ltd Processor capable of efficiently executing many asynchronous event tasks
US6490628B2 (en) * 1998-09-25 2002-12-03 Intel Corporation Modem using a digital signal processor and a signal based command set
US6502138B2 (en) * 1998-09-25 2002-12-31 Intel Corporation Modem with code execution adapted to symbol rate
US6374312B1 (en) * 1998-09-25 2002-04-16 Intel Corporation System for dedicating a host processor to running one of a plurality of modem programs and dedicating a DSP to running another one of the modem programs
US6711205B1 (en) 1998-09-25 2004-03-23 Intel Corporation Tone detector for use in a modem
US6625208B2 (en) * 1998-09-25 2003-09-23 Intel Corporation Modem using batch processing of signal samples
US6711206B1 (en) 1998-09-25 2004-03-23 Intel Corporation Modem using a digital signal processor and separate transmit and receive sequencers
US6661848B1 (en) 1998-09-25 2003-12-09 Intel Corporation Integrated audio and modem device
GB2421091B (en) 2004-12-07 2008-09-03 Hewlett Packard Development Co Central processor for a memory tag

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4995548A (ko) * 1973-01-12 1974-09-10
JPS54138354A (en) * 1978-04-20 1979-10-26 Oki Electric Ind Co Ltd Microprocessor unit
US4197579A (en) * 1978-06-06 1980-04-08 Xebec Systems Incorporated Multi-processor for simultaneously executing a plurality of programs in a time-interlaced manner
DE2841750A1 (de) * 1978-09-26 1980-04-03 Bosch Gmbh Robert Verfahren und einrichtung zum bestimmen der einzelnen stellgroessen einer brennkraftmaschine, insbesondere einer gasturbine
US4288860A (en) * 1979-08-02 1981-09-08 Sperry Corporation Dynamic storage synchronizer using variable oscillator and FIFO buffer
US4577282A (en) * 1982-02-22 1986-03-18 Texas Instruments Incorporated Microcomputer system for digital signal processing
JPS59100964A (ja) * 1982-12-01 1984-06-11 Hitachi Ltd ディスク制御システム及びその並列データ転送方法
JPS61221844A (ja) * 1985-03-23 1986-10-02 Sharp Corp マイクロ・コンピユ−タ
JPS63156236A (ja) * 1986-12-19 1988-06-29 Toshiba Corp レジスタ装置
US5036475A (en) * 1987-11-02 1991-07-30 Daikin Industries, Ltd. Image memory data processing control apparatus
US5081575A (en) * 1987-11-06 1992-01-14 Oryx Corporation Highly parallel computer architecture employing crossbar switch with selectable pipeline delay
US4965718A (en) * 1988-09-29 1990-10-23 International Business Machines Corporation Data processing system incorporating a memory resident directive for synchronizing multiple tasks among plurality of processing elements by monitoring alternation of semaphore data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244107B1 (ko) 2005-02-01 2013-03-18 소니 주식회사 연산 장치

Also Published As

Publication number Publication date
JP2748503B2 (ja) 1998-05-06
CA2010634A1 (en) 1990-08-31
JPH02226336A (ja) 1990-09-07
EP0403729A2 (en) 1990-12-27
KR900013413A (ko) 1990-09-05
CA2010634C (en) 1999-12-28
DE69029608D1 (de) 1997-02-20
EP0403729A3 (en) 1992-11-19
US5339416A (en) 1994-08-16
EP0403729B1 (en) 1997-01-08
DE69029608T2 (de) 1997-04-24

Similar Documents

Publication Publication Date Title
KR100194850B1 (ko) 디지털 신호 처리 장치
US3760369A (en) Distributed microprogram control in an information handling system
US4228498A (en) Multibus processor for increasing execution speed using a pipeline effect
KR940015852A (ko) 긴 명령 워드를 갖는 처리기
JPH08106375A (ja) 信号処理演算器
JPS61110256A (ja) 複数の演算部を有するプロセツサ
US6223196B1 (en) Shared mac (multiply accumulate) system and method
KR960003045B1 (ko) 마이크로프로세서
US6502182B1 (en) Digital signal processing device
JPH02217925A (ja) マイクロプロセッサ
CN1153136C (zh) 执行来自多个指令源的指令的处理器和方法
JPH06309349A (ja) プログラム制御のプロセッサ
KR880001399B1 (ko) 정보 처리 장치
JPS5850383B2 (ja) 情報処理装置
KR830001847B1 (ko) 복수의 마이크로세서를 제어하는 시스템
KR0164769B1 (ko) 시스템 프로그램 실행 방법
JPS62296251A (ja) ペ−ジングアドレス方式
JPH04181373A (ja) ベクトル処理装置
JPH04181374A (ja) ベクトル処理装置
SU1152034A1 (ru) Устройство дл управлени регенерацией информации в динамической пам ти
JPS58114250A (ja) 共有マイクロプロセツサ
JPS6217777B2 (ko)
JPS6269321A (ja) プロセススイツチ方式
JPS62168247A (ja) メモリバンク切り替え方式
JPH02297222A (ja) 中央処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050131

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee