JPS62296251A

JPS62296251A - ペ−ジングアドレス方式

Info

Publication number: JPS62296251A
Application number: JP13819386A
Authority: JP
Inventors: Masao Komatsu; 小松　政夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-06-16
Filing date: 1986-06-16
Publication date: 1987-12-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔概　要〕本発明はマイクロプロセッサによって複数のプログラム
モジュールを実行するアドレス方式において、各プログ
ラムモジュールをページ構成とすることにより、機能の
拡張が容易にできる汎用的なシステムの構成が可能にな
る。

〔産業上の利用分野〕

本発明はマイクロプロセッサにおけるアドレス方式に関
し、特にアドレス空間を時分割多重使用するページング
アドレス方式に関する。

〔従来の技術〕

従来、モジュール化されているプログラムに対してアド
レス空間を割当てる場合、各プログラムモジュール、こ
れらの実行を管理する実行管理プログラム、及び作業領
域に対して個別のアドレス空間が使用されていた。第４
図は、プログラムをタスクレベルに分割した場合の、従
来のアドレス分割を示す説明図である。同図に示すよう
に、実行Ｗ　理プログラム、タスクプログラム、実行管
理プログラム用作業領域、タスクプログラム用作業領域
、及び共通作業領域に対して個別のアドレス空間、すな
わち、実行管理プログラムアドレス空間４１、タスクプ
ログラムアドレス空間４２、実行管理プログラム用作業
領域アドレス空間４３、タスクプログラム用作業領域ア
ドレス空間４４、及び共通作業領域アドレス空間４５が
それぞれ割当てられている。

〔発明が解決しようとする問題点〕

従来のアドレス方式における、上述したアドレス空間の
割当てにおいては、マイクロプロセッサのアクセス可能
なアドレス空間内とソフトウェアとハードウェアとの全
てのインターフェースを格納する必要があるため、各プ
ログラムモジュールに割当てられるアドレス空間のサイ
ズが限定される。このため、プログラムモジュールに変
更あるいは改造を施す必要が発生した場合、アドレス空
間が不足するという問題点が従来方式にはあった。

また、各プログラムモジュールのサイズが限定されてい
るため、処理内容あるいは処理速度等が制限を受けるこ
とになり、更に作業領域も、プログラムと同様に、その
サイズに対する制限が厳しく、このため、サイズが不確
定なテーブルの操作や多重割込に対するネスティングの
深さ等に関しても不都合があった。

本発明はこのような点に鑑みてなされたもので、複数の
プログラムモジュール及び作業領域を同一のアドレス指
定でアクセスすることにより、マイクロプロセッサがア
クセス可能なアドレス空間をより有効に使用し、上記問
題点を解決した汎用性に富むアドレス方式を提供するこ
とを目的としている。

〔問題点を解決するための手段〕

第１図は本発明のページアドレス方式の原理ブロック図
である。

第１図において、１はマイクロプロセッサ、２はページ
切替装置である。

３は記憶装置であり、該記憶装置３には、同一のアドレ
ス空間が各プログラムモジュールに割当てられることに
より、各プログラムモジュールのアドレス空間がページ
構成で書込まれている。

〔作　用〕

マイクロプロセッサ１は、ページ切替回路２を、それが
記憶装置３内に書込まれているページを切替えるよう制
御することにより、複数のプログラムモジュールを時分
割で実行する。

〔実施例〕

第２図は本発明のベージングアドレス方式を実現するハ
ードウェアの一実施例を示すブロック図である。

第２図において、１０はマイクロプロセッサ、１１はア
ドレスバス、１２はデータバスである。

２０はページ切替レジスタであり、ページ切替レジスタ
２０は、マイクロプロセッサ１０からデータバス１２を
介して供給されるページ指定コード信号を、一旦ラッチ
した後、内部バス２１を介してページデコーダ２２に供
給する。

ページデコーダ２２は、供給されたページ指定コード信
号をデコードし、ページイネーブル信号を、指定された
ページに１亥当するページイネーブル線２３を介して該
当するアドレスデコーダ２４に供給する。

アドレスデコーダ２４はページ対応に設けられ、ページ
イネーブル信号を供給されたアドレスデコーダのみがイ
ネーブルとなる。各アドレスデコーダ２４−１〜２４−
ｎは、アドレスバス１１を介してマイクロプロセッサｌ
Ｏに接続されると共に、ページアドレス！２５を介して
記憶装置３０のイネーブル人力に接続されている。

第３図は、記憶装置３０に書き込まれている、アドレス
空間のアドレス分割を示す説明図である。

第３図に示すアドレス空間は、例えば８ビツトのアドレ
ス空間であり、００００−ＦＦＦＦのアドレスが設けら
れている。

第３図に示すように、実行管理プログラム、実行管理プ
ログラム用作業領域及び共通作業領域に対しては、個別
のアドレス空間、すなわち実行管理プログラムアドレス
空間３１、実行管理プログラム用作業領域アドレス空間
３２及び共通作業領域アドレス空間３３がそれぞれ割当
てられている。

一方、各タスクプログラム及びその作業領域に対しては
各々に対応するページ３４が与えられ、各ページ３４−
１〜３４−〇には共に同一のアドレス空間力（割当てら
れている。そして、タスク１プログラム及びタスク１用
作業領域を例にとると、それらはタスクｌ用ページ３４
−１内のタスクｌプログラムアドレス空間３４−１１及
びタスク１用作業領域アドレス空間３４−１２にそれぞ
れ書込まれる。また、タスク毎にページを与えてアドレ
ス空間をパラレルに展開したことにより生ずる各ページ
３４−１〜３４−ｎ内の未使用のアドレス空間（第３図
中の斜線部）は、例えばタスクプログラムを変更又は改
造する場合において、そのプログラムが書き込まれてい
るタスクプログラムアドレス空間のエリアが不足したと
き等に使用される。

次に、上記構成の動作を説明する。

マイクロプロセッサｌＯは、記憶装置３０内の実行管理
プログラムアドレス空間３１に書込まれている実行管理
プログラムに基づいて、ページ指定コード信号を、デー
タバス１２を介してページ切替レジスタ２０に供給する
。

ページ切替レジスタ２０は、供給されたページ指定コー
ド信号を、一旦ラッチした後、内部バス２１を介してペ
ージデコーダ２２に供給する。ページデコーダ２２は、
供給されたページ指定コード信号をデコードし、指定さ
れたページに該当するページイネーブル線２３にページ
イネーブル信号を送出し、指定されたページのアドレス
デコーダ２４をイネーブルとする。

一方、マイクロプロセッサｌＯは、アドレス信号をアド
レスバス１１を介して全てのアドレスデコーダ２４−１
〜２４−ｎに供給する。しかし、アドレスデコーダ２４
及びページアドレス線２５を介して記憶装置３０に供給
されるアドレス信号は、イネーブルになっているアドレ
スデコーダ２４に供給されたものだけである。すなわち
、イネーブルになっているアドレスデコーダ２４に対応
するページにおいてのみ、マイクロプロセッサ１０から
のアクセスが可能となる。従って、マイクロプロセッサ
１０から全てのページ３４に対して同一のアドレスを送
出しても特定ページ内のアクセスが可能となり、マイク
ロプロセッサｌＯは複数のタスクプログラムを時分割で
実行することができる。

マイクロプロセッサ１０から送出されたアドレス信号は
、アドレスバス１１を通り、アドレスデコーダ２４でデ
コードされた後、ページアドレス信号としてページ３４
内のアドレス指定を行う。

なお、第３図において、プログラムモジュール分割は実
行管理タスクレベルに限らず、ページ切替を行う共通部
とその管理下で動作するモジュールとの構成であればよ
い。また、これらのモジュールは順不同である。

〔発明の効果〕

以上述べてきたように、本発明によれば、簡単なハード
ウェアを設けることにより、ソフトウェアを殆ど変更す
ることなく、容易にアドレス空間を拡張することができ
るので、マイクロプロセッサのプログラム開発に有利で
あると共に、機能の拡張に伴うプログラムモジュールの
増設も容易ニできるので、汎用的なシステムの構成が可
能になる。

【図面の簡単な説明】

第１図は本発明のページングアドレス方式の原理ブロッ
ク図、第２図は本発明を実現するハードウェアの一実施例を示
すブロック図、第３図は本発明に係るアドレス分割を示す説明図、第４図は従来のアドレス分割を示す説明図である。１・・・マイクロプロセッサ、２・・・ページ切替装置、３・・・記憶装置、１０・・・マイクロプロセッサ、１１・・・アドレスバス、１２・・・データバス、２０・・・ページ切替レジスタ、２１・・・内部バス、２２・・・ページデコーダ、２３・・・ページイネーブル線、２４・・・アドレスデコーダ、２５・・・ページアドレス線、３０・・・記憶装置、３４・・・ページ。

Claims

【特許請求の範囲】１、マイクロプロセッサ（１）によって複数のプログラ
ムモジュールを実行するアドレス方式において、同一のアドレス空間が各該プログラムモジュールに割当
てられることにより、各該プログラムモジュールのアド
レス空間がページ構成で書込まれている記憶装置（３）
と、各該ページを切替えるページ切替装置（２）と、を具備
し、該マイクロプロセッサ（１）は、該ページ切替回路（２
）を、それが該記憶装置（３）内に書込まれている該ペ
ージを切替えるよう制御することにより、複数の該プロ
グラムモジュールを時分割で実行することを特徴とする
ページアドレス方式。