JPH03206525A - シングルチップマイコンのスタック方式 - Google Patents
シングルチップマイコンのスタック方式Info
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- JPH03206525A JPH03206525A JP2001939A JP193990A JPH03206525A JP H03206525 A JPH03206525 A JP H03206525A JP 2001939 A JP2001939 A JP 2001939A JP 193990 A JP193990 A JP 193990A JP H03206525 A JPH03206525 A JP H03206525A
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- JP
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- ram
- data
- instruction
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- 238000013500 data storage Methods 0.000 claims description 4
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- G06F9/4486—Formation of subprogram jump address
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野1
本発明は、シングルチップマイコンのスタック方式に関
する。
する。
[発明の概要]
第1図のようにCALL命令時のリターンアドレスデー
夕は、命令実行された際に、RAMアドレスの1ブロッ
クに1種類のデータを書く。
夕は、命令実行された際に、RAMアドレスの1ブロッ
クに1種類のデータを書く。
方、PUSH命令時の対象レジスタデー夕は、複数のレ
ジスタデータを退避させる場合、該当するレジスクデー
タは、RAMの1ブロック内に一括して書く。これによ
り、IC内部のRAMの使用効率を高めることができる
。
ジスタデータを退避させる場合、該当するレジスクデー
タは、RAMの1ブロック内に一括して書く。これによ
り、IC内部のRAMの使用効率を高めることができる
。
従来のスタック方式では、第2図のように、CALL命
令時のリターンアドレスデータは、それに対応するハー
ドウエア又はRAM4に格納し(第2図(a)).PU
SH命令時の対象レジスタデー夕は別のRAM5に格納
する(第2図(b))方式が知られている。
令時のリターンアドレスデータは、それに対応するハー
ドウエア又はRAM4に格納し(第2図(a)).PU
SH命令時の対象レジスタデー夕は別のRAM5に格納
する(第2図(b))方式が知られている。
あるいは、第3図のように、CALL命令時のリターン
アドレスデータと、PUSH命令時の対象レジスタ命令
を、データ長をそる,えて同一のRAMe内に格納する
方式が知られていた。
アドレスデータと、PUSH命令時の対象レジスタ命令
を、データ長をそる,えて同一のRAMe内に格納する
方式が知られていた。
[発明が解決しようとする課題]
第2図に示す従来技術では、RAM4、RAM5の各々
についての使用効率はよいのだが、RAM4の用途をR
AM5が行なうことができない8又、その逆もできない
。各々のRAMが非常に大きなちのならばよいのだが、
シングルチップという限られた条件では、それは限界が
ある。例えば、RAM5を多く使い.RAM4を使わな
い場合、RAM4の未使用エリアは全くむだになる。
についての使用効率はよいのだが、RAM4の用途をR
AM5が行なうことができない8又、その逆もできない
。各々のRAMが非常に大きなちのならばよいのだが、
シングルチップという限られた条件では、それは限界が
ある。例えば、RAM5を多く使い.RAM4を使わな
い場合、RAM4の未使用エリアは全くむだになる。
第3図に示す従来技術では、PUSH命令時のデータの
格納は、複数レジスタの場合は、複数のRAMアドレス
にわたり、未使用のデータピットが多く、RAMの使用
効率が低下するという欠点があった。この発明は、従来
のこのような欠点を解決するために、RAMのデータの
割りふりを、命令に応して変えられるようにし、RAM
の使用効率を上げることを目的としている。
格納は、複数レジスタの場合は、複数のRAMアドレス
にわたり、未使用のデータピットが多く、RAMの使用
効率が低下するという欠点があった。この発明は、従来
のこのような欠点を解決するために、RAMのデータの
割りふりを、命令に応して変えられるようにし、RAM
の使用効率を上げることを目的としている。
[課題を解決するための手段]
上記問題を解決するために、この発明は、RAM内部の
CALL命令実行時のリターンアドレスデークとPLI
SH命令のスタックレジスタデー夕を同一RAMに有し
、PUSH命令に際するデー夕は、複数アドレスの特定
エリアに格納することにした。
CALL命令実行時のリターンアドレスデークとPLI
SH命令のスタックレジスタデー夕を同一RAMに有し
、PUSH命令に際するデー夕は、複数アドレスの特定
エリアに格納することにした。
第4図にそのRAMの動作時の例を示す。
CALL命令時のリターンアドレスのデータは、RAM
の1つのアドレスに全て書き込まれる。(アドレスF)
。一方、PUSH命令時のレジスクのデータ内容は、第
4図のように4bitのデータをいくつか、同一のRA
Mアドレス内のエリアに書く。(アドレスD.C)。こ
れにより、トータルのRAMの使用効率を高めることが
できる。
の1つのアドレスに全て書き込まれる。(アドレスF)
。一方、PUSH命令時のレジスクのデータ内容は、第
4図のように4bitのデータをいくつか、同一のRA
Mアドレス内のエリアに書く。(アドレスD.C)。こ
れにより、トータルのRAMの使用効率を高めることが
できる。
[実施例]
第5図は本発明のシングルチップマイコンのスタック方
式の一実施例である。同一RAM内に、ワークエリアデ
ーク(4bit)とネストデータ(12bit).スタ
ックデータエリア(12ビット)がある。通常のワーク
エリアデータ7は4bit単体で、ネストデータは12
bitのリターンアドレス、スタックエリアにはレジス
タ(4bit)X3の、レジスタデー夕を格納する様に
なっている。
式の一実施例である。同一RAM内に、ワークエリアデ
ーク(4bit)とネストデータ(12bit).スタ
ックデータエリア(12ビット)がある。通常のワーク
エリアデータ7は4bit単体で、ネストデータは12
bitのリターンアドレス、スタックエリアにはレジス
タ(4bit)X3の、レジスタデー夕を格納する様に
なっている。
[発明の効果]
以上説明したように、この発明は、RAMの使用効率を
高めることができる。
高めることができる。
第1図は本発明のRAMの構成図、第2図及び第3図は
それぞれ従来のRAM及びスタックの構成図、第4図は
RAMの作用の説明図、第5図は本発明のシングルチッ
プマイコンのスタック方式の一実施例の構成図である。 リターンアドレスの記憶割当て スタックレジスクデータの記憶割当て スタック用RAM リターンアドレス記憶用RAM又は ハードウエア 5・・・スタックレジスタデータ記憶用RAM6・・・
スタック及びネストデータ記憶用RA7 ・ワークエリア用RAM 8 ・ネスト用ならびにスタック用RAM 以 上
それぞれ従来のRAM及びスタックの構成図、第4図は
RAMの作用の説明図、第5図は本発明のシングルチッ
プマイコンのスタック方式の一実施例の構成図である。 リターンアドレスの記憶割当て スタックレジスクデータの記憶割当て スタック用RAM リターンアドレス記憶用RAM又は ハードウエア 5・・・スタックレジスタデータ記憶用RAM6・・・
スタック及びネストデータ記憶用RA7 ・ワークエリア用RAM 8 ・ネスト用ならびにスタック用RAM 以 上
Claims (1)
- シングルチップマイコンにおいて、コール命令時のリタ
ーンアドレス記憶部とプッシュ命令時のレジスタデータ
記憶部とをRAM内に持ち、かつリターンアドレス記憶
部とレジスタデータ記憶部とのデータが前記RAM内で
混在しており、一命令につき、前記RAMの一アドレス
のデータを読み書きするシングルチップマイコンのスタ
ック方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001939A JPH03206525A (ja) | 1990-01-09 | 1990-01-09 | シングルチップマイコンのスタック方式 |
EP19910100173 EP0437235A3 (en) | 1990-01-09 | 1991-01-07 | Stacking system of single chip microcomputer |
KR1019910000206A KR910014803A (ko) | 1990-01-09 | 1991-01-09 | 싱글칩 마이크로 컴퓨터의 스택킹 시스템 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001939A JPH03206525A (ja) | 1990-01-09 | 1990-01-09 | シングルチップマイコンのスタック方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03206525A true JPH03206525A (ja) | 1991-09-09 |
Family
ID=11515582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001939A Pending JPH03206525A (ja) | 1990-01-09 | 1990-01-09 | シングルチップマイコンのスタック方式 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0437235A3 (ja) |
JP (1) | JPH03206525A (ja) |
KR (1) | KR910014803A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69816775T2 (de) * | 1997-08-18 | 2004-05-27 | Koninklijke Philips Electronics N.V. | Vorrichtung zur datenverarbeitung mit stapelstruktur |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57113144A (en) * | 1980-12-30 | 1982-07-14 | Seiko Epson Corp | Stored program computer |
JPS5994147A (ja) * | 1982-11-19 | 1984-05-30 | Toshiba Corp | スタツク制御方式 |
JPS6261125A (ja) * | 1985-09-12 | 1987-03-17 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4438493A (en) * | 1981-07-06 | 1984-03-20 | Honeywell Information Systems Inc. | Multiwork memory data storage and addressing technique and apparatus |
US4628477A (en) * | 1983-10-17 | 1986-12-09 | Sanders Associates, Inc. | Programmable push-pop memory stack |
-
1990
- 1990-01-09 JP JP2001939A patent/JPH03206525A/ja active Pending
-
1991
- 1991-01-07 EP EP19910100173 patent/EP0437235A3/en not_active Withdrawn
- 1991-01-09 KR KR1019910000206A patent/KR910014803A/ko not_active Application Discontinuation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS57113144A (en) * | 1980-12-30 | 1982-07-14 | Seiko Epson Corp | Stored program computer |
JPS5994147A (ja) * | 1982-11-19 | 1984-05-30 | Toshiba Corp | スタツク制御方式 |
JPS6261125A (ja) * | 1985-09-12 | 1987-03-17 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0437235A3 (en) | 1993-03-31 |
EP0437235A2 (en) | 1991-07-17 |
KR910014803A (ko) | 1991-08-31 |
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