JPS621048A - 仮想記憶システム - Google Patents
仮想記憶システムInfo
- Publication number
- JPS621048A JPS621048A JP60121024A JP12102485A JPS621048A JP S621048 A JPS621048 A JP S621048A JP 60121024 A JP60121024 A JP 60121024A JP 12102485 A JP12102485 A JP 12102485A JP S621048 A JPS621048 A JP S621048A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processing
- real
- page
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶システム、特にプログラムサイズの比
較的大きい複数のジョブを実行するＴ８Ｓ処理と、プロ
グラムサイズは比較的小さいが実時間の厳しいリアルタ
イム処理とを１つのプロセッサ上で走行させる情報処理
装置の仮想記憶システムに関する。
較的大きい複数のジョブを実行するＴ８Ｓ処理と、プロ
グラムサイズは比較的小さいが実時間の厳しいリアルタ
イム処理とを１つのプロセッサ上で走行させる情報処理
装置の仮想記憶システムに関する。
最近の情報処理装置においては、主記憶装置の容量とプ
ログラム作成の容易さから仮想記憶システムを採用して
いるものが多い。特にプログラムサイズの比較的大きい
複数のジョブを１つのプロセッサでＴＳＳ処理ができる
装置の仮想記憶には、可変長のブロックであるセグメン
トと、セグメントに含まれる固定長のブロックであるペ
ージとを有する仮想アドレスを用いてプログラムが作成
され、ジョブならびにタスクの切替えごとに制御プログ
ラムの介在により、アドレス変換機構を含むコンテキス
ト情報の書替えが行なわれている。さらに、この仮想記
憶システムの代衣的な例においては、仮想アドレスはセ
グメント、ページならびにディスプレースメントに分け
られ、これらを指定するビット数はそれぞれ一定数に定
められている。またアドレス変換機構は一般にはペース
アドレスレジスタ、セグメントテーブル、ならびにペー
ジテーブルを有していて、ベースアドレスレジスタの内
容はセグメントテーブルの起点を指定するが、ジョブ単
位またはタスク単位でセグメントを群分けしているもの
では、これらのジョブまたはタスクごとにベースアドレ
スレジスタの内容ヲ書替えていて、この場合にはコンテ
キストレジスタと称している。そこでアドレス変換はコ
ンテキストレジスタの内容でセグメント群が足まり、仮
想アドレスのセグメント指定からこの群のセグメ番号が
足まり、このセグメントの指定するページの起点が定ま
る。さらに仮想アドレスのページ指定はこのページ起点
からページを定め、仮想アドレスのデスプレースメント
はこのページ上から記憶装置上の実アドレスを指定する
仕組になっている。
ログラム作成の容易さから仮想記憶システムを採用して
いるものが多い。特にプログラムサイズの比較的大きい
複数のジョブを１つのプロセッサでＴＳＳ処理ができる
装置の仮想記憶には、可変長のブロックであるセグメン
トと、セグメントに含まれる固定長のブロックであるペ
ージとを有する仮想アドレスを用いてプログラムが作成
され、ジョブならびにタスクの切替えごとに制御プログ
ラムの介在により、アドレス変換機構を含むコンテキス
ト情報の書替えが行なわれている。さらに、この仮想記
憶システムの代衣的な例においては、仮想アドレスはセ
グメント、ページならびにディスプレースメントに分け
られ、これらを指定するビット数はそれぞれ一定数に定
められている。またアドレス変換機構は一般にはペース
アドレスレジスタ、セグメントテーブル、ならびにペー
ジテーブルを有していて、ベースアドレスレジスタの内
容はセグメントテーブルの起点を指定するが、ジョブ単
位またはタスク単位でセグメントを群分けしているもの
では、これらのジョブまたはタスクごとにベースアドレ
スレジスタの内容ヲ書替えていて、この場合にはコンテ
キストレジスタと称している。そこでアドレス変換はコ
ンテキストレジスタの内容でセグメント群が足まり、仮
想アドレスのセグメント指定からこの群のセグメ番号が
足まり、このセグメントの指定するページの起点が定ま
る。さらに仮想アドレスのページ指定はこのページ起点
からページを定め、仮想アドレスのデスプレースメント
はこのページ上から記憶装置上の実アドレスを指定する
仕組になっている。
しかしながら、上記従来の仮想記憶システムではアドレ
ス変換機構が准一つであり、Ｔ８Ｓ処理ではタスクのサ
イズが比較的大きなものが多く、おのおののタスクがそ
れぞれ独立した複数の仮想アドレス空間に割付けられて
いて、タスクの切替えはコンテキストレジスタの書替え
によって行な５゜さらにＴ８Ｓ処理ではプロセッサを複
数のタスクで時分割使用をしている数、即ち多重度が比
較的小さく、仮想アドレス空間の数は小さいが、プログ
ラムのサイズが比較的大きいために、ページのサイズな
らびにセグメントのサイズも共に大きく要求される。一
方リアルタイム処理では、一般にプログラムサイズが比
較的小さいが、タスク間の共有データが多く、多重度も
太きいものが多く、プログラムは常に災メモリ上に割付
けているために、一つの仮想アドレス空間上にアドレス
方向にタスクを分割収容される。そこでページサイズ、
ならびにセグメントサイズは比較的小さいものが要求さ
れ、ＴＳＳ処理向けの大きなページやセグメントではメ
モリ割付けに無駄が多いと云う欠点がある。さらにＴＳ
Ｓ処理からリアルタイム処理に切替る都度コンテキスト
レジスタを書替えることが生じ、処理速度を遅くすると
云う欠点もある。
ス変換機構が准一つであり、Ｔ８Ｓ処理ではタスクのサ
イズが比較的大きなものが多く、おのおののタスクがそ
れぞれ独立した複数の仮想アドレス空間に割付けられて
いて、タスクの切替えはコンテキストレジスタの書替え
によって行な５゜さらにＴ８Ｓ処理ではプロセッサを複
数のタスクで時分割使用をしている数、即ち多重度が比
較的小さく、仮想アドレス空間の数は小さいが、プログ
ラムのサイズが比較的大きいために、ページのサイズな
らびにセグメントのサイズも共に大きく要求される。一
方リアルタイム処理では、一般にプログラムサイズが比
較的小さいが、タスク間の共有データが多く、多重度も
太きいものが多く、プログラムは常に災メモリ上に割付
けているために、一つの仮想アドレス空間上にアドレス
方向にタスクを分割収容される。そこでページサイズ、
ならびにセグメントサイズは比較的小さいものが要求さ
れ、ＴＳＳ処理向けの大きなページやセグメントではメ
モリ割付けに無駄が多いと云う欠点がある。さらにＴＳ
Ｓ処理からリアルタイム処理に切替る都度コンテキスト
レジスタを書替えることが生じ、処理速度を遅くすると
云う欠点もある。
本発明の目的は上記の欠点を除去し、仮想アドレスを分
割し、２つの異なるアドレス変換手段を設けることによ
り、ＴＳＳ処理とリアルタイム処理とが円滑に実施され
る仮想記憶システムを提供することにある。
割し、２つの異なるアドレス変換手段を設けることによ
り、ＴＳＳ処理とリアルタイム処理とが円滑に実施され
る仮想記憶システムを提供することにある。
本発明は仮想アドレスを一定の値の上下により振分ける
比較手段と、振分けられた仮想アドレスのそれぞれを実
アドレスに変換する２柚類のアドレス変換手段とを有し
ていて、それぞれのアドレス変換手段は異なるセグメン
トサイズならびにページサイズを取扱うよう構成される
。そこで例えば仮想アドレスの一定の値以下のアドレス
はＴＳＳ処理に割当てられ、アドレス変換は従来のＴＳ
Ｓ処理用と同じ第１の変換手段により行なわれ、一定の
値以上のアドレスはリアルタイム処理に割当てられて、
アドレス変換は第２のアドレス変換手段により行なわれ
る。この変換にはコンテキストレジスタの書替えはなく
、ペースレジスタが示す固定値をセグメントの起点とし
て迅速にアドレス変換が行なわれ、リアルタイム処理用
の小さいページサイズで実メモリも効率よ（使用される
。
比較手段と、振分けられた仮想アドレスのそれぞれを実
アドレスに変換する２柚類のアドレス変換手段とを有し
ていて、それぞれのアドレス変換手段は異なるセグメン
トサイズならびにページサイズを取扱うよう構成される
。そこで例えば仮想アドレスの一定の値以下のアドレス
はＴＳＳ処理に割当てられ、アドレス変換は従来のＴＳ
Ｓ処理用と同じ第１の変換手段により行なわれ、一定の
値以上のアドレスはリアルタイム処理に割当てられて、
アドレス変換は第２のアドレス変換手段により行なわれ
る。この変換にはコンテキストレジスタの書替えはなく
、ペースレジスタが示す固定値をセグメントの起点とし
て迅速にアドレス変換が行なわれ、リアルタイム処理用
の小さいページサイズで実メモリも効率よ（使用される
。
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例のブロック図で、仮想アドレ
スが３２ビツトで指、定され、実アドレスが２４ビツト
で指定されるリアルタイム処理用とＴＳ８処理用のアド
レス変換機構の場合を示している。この実施例では仮想
アドレス３２ビツトの最上位ビットが１１１“の仮想ア
ドレスはリアルタイム用に用いられて、上位１４ビツト
がセグメント番号（以下ｓｒ）に、次の８ビツトがペー
ジ番号（以下ｐｒ）に、残りの１０ビツトが変位番地（
以下ｄｒ）に割当てられている。また仮想アドレス３２
ビツトの最上位ビットが１１０“の仮想アドレスはＴＳ
Ｓ用に用いられて、上位８ビツトがセグメント番号（以
下ｓｔ）に、次の１２ビツトがページ番号（以下ｐｔ）
に、残りの１２ビツトが変位番地（以下ｄｔ）に割当て
られている。
スが３２ビツトで指、定され、実アドレスが２４ビツト
で指定されるリアルタイム処理用とＴＳ８処理用のアド
レス変換機構の場合を示している。この実施例では仮想
アドレス３２ビツトの最上位ビットが１１１“の仮想ア
ドレスはリアルタイム用に用いられて、上位１４ビツト
がセグメント番号（以下ｓｒ）に、次の８ビツトがペー
ジ番号（以下ｐｒ）に、残りの１０ビツトが変位番地（
以下ｄｒ）に割当てられている。また仮想アドレス３２
ビツトの最上位ビットが１１０“の仮想アドレスはＴＳ
Ｓ用に用いられて、上位８ビツトがセグメント番号（以
下ｓｔ）に、次の１２ビツトがページ番号（以下ｐｔ）
に、残りの１２ビツトが変位番地（以下ｄｔ）に割当て
られている。
図において、アドレス変換機構（以下ＡＣＶ）１は中央
処理装置（以下ＣＰＵ）２を介して与えられる仮想アド
レスの最上位ビットがｊｔｌ“か１１０”かによって振
分ける比較回路（以下ＣＭＰ）１１と、最上位ビットが
１′１“の仮想アドレスを受は入れる１４ビツトのセグ
メント部（以下ＳＲ）と８ピツトのページ部（以下ＰＲ
）と１０ビツトの変位部（以下ＤＲ）とからなるリアル
タイム仮想アドレスレジスタ（以下ＶＡＲ）１２と、Ｃ
ＰＵ２のペースレジスタの指定値（以下ｂｒ）とＶＡＲ
１２のＳＲ内容ｓｒ とを入力とするリアルタイムセ
グメントテーブル（以下ＳＭＲ）１３と、ＳＭＲ，１３
が出力する起点ページの指定値（以下ｒｒ）とＶＡＲ１
２のＰＲの内容ｐｒ とを入力とするリアルタイムペ
ージテーブル（以下ＰＭＲ）１４と、最上位ビットが１
１０“の仮想アドレスを受は入れる８ビツトのセグメン
ト部（以下ＳＴ）と１２ビツトのページ部（以下ＰＴ）
と１２ビツトの変位部（以下ＤＴ）とからなるＴ８Ｓ仮
想アドレスレジスタ（以下ＶＡＴ）１５と、ＣＰＵ２
（７）：Ｍ’テキストレジスタの指定値（以下ｃｒ）と
ＶＡＴ１５ の８Ｔの内容ｓｔ とを入力とするＴ
８８セグメントテーブル（以下ＳＭＴ）１６と、８ＭＴ
１６ が出力する起点ページの指定値（以下ｒｔ）と
ＶＡＴ１５のＰＴの内容ｐｔ とを入力とするＴＳ８
ページテーブル（以下ＰＭＴ）１７と、ＰＭＲＩ４ が
出力する実アドレス上のページ起点番地（以下ｑｒ）と
ＶＡＲ１２のＤＲの内容ｄｒ とを保持するか、ＰＭ
Ｔ１７が出力する実アドレス上のページ起点番地（以下
ｑｔ）とＶＡＴ１５ のＤＴの内容ｄｔ とを保持
する実アドレスレジスタ（以下ＭＡ）１８ とを含ん
で構成されている。
処理装置（以下ＣＰＵ）２を介して与えられる仮想アド
レスの最上位ビットがｊｔｌ“か１１０”かによって振
分ける比較回路（以下ＣＭＰ）１１と、最上位ビットが
１′１“の仮想アドレスを受は入れる１４ビツトのセグ
メント部（以下ＳＲ）と８ピツトのページ部（以下ＰＲ
）と１０ビツトの変位部（以下ＤＲ）とからなるリアル
タイム仮想アドレスレジスタ（以下ＶＡＲ）１２と、Ｃ
ＰＵ２のペースレジスタの指定値（以下ｂｒ）とＶＡＲ
１２のＳＲ内容ｓｒ とを入力とするリアルタイムセ
グメントテーブル（以下ＳＭＲ）１３と、ＳＭＲ，１３
が出力する起点ページの指定値（以下ｒｒ）とＶＡＲ１
２のＰＲの内容ｐｒ とを入力とするリアルタイムペ
ージテーブル（以下ＰＭＲ）１４と、最上位ビットが１
１０“の仮想アドレスを受は入れる８ビツトのセグメン
ト部（以下ＳＴ）と１２ビツトのページ部（以下ＰＴ）
と１２ビツトの変位部（以下ＤＴ）とからなるＴ８Ｓ仮
想アドレスレジスタ（以下ＶＡＴ）１５と、ＣＰＵ２
（７）：Ｍ’テキストレジスタの指定値（以下ｃｒ）と
ＶＡＴ１５ の８Ｔの内容ｓｔ とを入力とするＴ
８８セグメントテーブル（以下ＳＭＴ）１６と、８ＭＴ
１６ が出力する起点ページの指定値（以下ｒｔ）と
ＶＡＴ１５のＰＴの内容ｐｔ とを入力とするＴＳ８
ページテーブル（以下ＰＭＴ）１７と、ＰＭＲＩ４ が
出力する実アドレス上のページ起点番地（以下ｑｒ）と
ＶＡＲ１２のＤＲの内容ｄｒ とを保持するか、ＰＭ
Ｔ１７が出力する実アドレス上のページ起点番地（以下
ｑｔ）とＶＡＴ１５ のＤＴの内容ｄｔ とを保持
する実アドレスレジスタ（以下ＭＡ）１８ とを含ん
で構成されている。
従っ【本実施例ではリアルタイム用の１ページはｌｋ番
地までの、ＴＳＳ用は４に番地までのアドレスを有する
ことになる。またページ数やセグメント数はそれぞれの
ビット数に応じてとり得るがセグメント数は最上位ビッ
トを上記のごとく、リアルタイム用とＴＳＳ用との振分
けに用いられているので、それぞれ１ビツト分小さいこ
とになる。
地までの、ＴＳＳ用は４に番地までのアドレスを有する
ことになる。またページ数やセグメント数はそれぞれの
ビット数に応じてとり得るがセグメント数は最上位ビッ
トを上記のごとく、リアルタイム用とＴＳＳ用との振分
けに用いられているので、それぞれ１ビツト分小さいこ
とになる。
そこで本呆流側を再する情報処理装置に例えばリアルタ
イム処理を必要とする交換処理プログラムと、交換処理
とは直接関係のない料金処理プログラムとか営業情報処
理プログラム等とかの複数の’ｒ ｓ ｓ処理プログラ
ムとをロードし、処理させる場合の動作について説明を
進めると、交換処理ではノログラムの多くのタスクが１
にワードのページに納まり、多数のタスクの大部分を実
メモリ上に常時割付が可能となる。そのため実メモリ上
でのメモリ入替えも特定の場合を除いて必要がない。ま
た制御プログラムが仮想アドレスをＡ ＣＶ １に送る
と、ＣＭＰＩＩ は最上位ビットを判断して、直ちにこ
の仮想アドレスをＶＡＲＩ２ に与え、同時に固定値を
鳴するペースアドレスレジスタからＳＭＲＩ３ の起
点が与えられて、８ＭＲ１３およびＰＭＲ１４を介して
、ページアドレスｑｒ ならびに変位ｄｒが主記憶装置
に送られる。一方ＴＳＳ処理については、各プログラム
サイズが大き〈従来のＴＳＳ処理の場合と同じく、制御
プログラムにより必要プログラムがページ単位で主記憶
装置に入替えられる。また実行するプログラムによりコ
ンテキストレジスタの内容が書替えられて、その都度セ
グメント起点ｃｒがＣＰＵ２から５ＭＴ１６に送られる
。またＡＣＶｌ に送られた仮想アドレスはＣＭＰＩＩ
により最上位ビットの判断を経て、直ちにＶＡＴ
１５ に与えられる。以下ページアドレスｑｔ なら
びに変位ｄｉ を得る手順は従来と同じ（、また主記憶
装置に割付けてないページが指定されたとき、割込みに
より制御プログラムによりそのページが入替えられるこ
とも従来と同じである。
イム処理を必要とする交換処理プログラムと、交換処理
とは直接関係のない料金処理プログラムとか営業情報処
理プログラム等とかの複数の’ｒ ｓ ｓ処理プログラ
ムとをロードし、処理させる場合の動作について説明を
進めると、交換処理ではノログラムの多くのタスクが１
にワードのページに納まり、多数のタスクの大部分を実
メモリ上に常時割付が可能となる。そのため実メモリ上
でのメモリ入替えも特定の場合を除いて必要がない。ま
た制御プログラムが仮想アドレスをＡ ＣＶ １に送る
と、ＣＭＰＩＩ は最上位ビットを判断して、直ちにこ
の仮想アドレスをＶＡＲＩ２ に与え、同時に固定値を
鳴するペースアドレスレジスタからＳＭＲＩ３ の起
点が与えられて、８ＭＲ１３およびＰＭＲ１４を介して
、ページアドレスｑｒ ならびに変位ｄｒが主記憶装置
に送られる。一方ＴＳＳ処理については、各プログラム
サイズが大き〈従来のＴＳＳ処理の場合と同じく、制御
プログラムにより必要プログラムがページ単位で主記憶
装置に入替えられる。また実行するプログラムによりコ
ンテキストレジスタの内容が書替えられて、その都度セ
グメント起点ｃｒがＣＰＵ２から５ＭＴ１６に送られる
。またＡＣＶｌ に送られた仮想アドレスはＣＭＰＩＩ
により最上位ビットの判断を経て、直ちにＶＡＴ
１５ に与えられる。以下ページアドレスｑｔ なら
びに変位ｄｉ を得る手順は従来と同じ（、また主記憶
装置に割付けてないページが指定されたとき、割込みに
より制御プログラムによりそのページが入替えられるこ
とも従来と同じである。
なお以上の実施例では最上位ビットのみでリアルタイム
用とＴＳＳ用とのアドレス変換機構の振分けを行なった
が、必ずしも最上位ビットと限るものでなく一定値を境
として上下に分割すればよく、ページならびにセグメン
ト数も任意に設足してよい。
用とＴＳＳ用とのアドレス変換機構の振分けを行なった
が、必ずしも最上位ビットと限るものでなく一定値を境
として上下に分割すればよく、ページならびにセグメン
ト数も任意に設足してよい。
以上詳細に説明し、たとおり、本発明はリアルタイム用
のプログラムではページサイズを小さくし、ＴＳＳ用プ
ログラムではページサイズを大きくすることができ、主
記憶装置における効率のよい割付けが行なわれ、さらに
リアルタイムプログラム実行時にコンテキストレジスタ
の書替えの必要がなく、その分処理速度が早くなり’Ｉ
’Ｓ８処理とリアルタイム処理とを共存させても円滑に
処理が行なわれる効果がある。
のプログラムではページサイズを小さくし、ＴＳＳ用プ
ログラムではページサイズを大きくすることができ、主
記憶装置における効率のよい割付けが行なわれ、さらに
リアルタイムプログラム実行時にコンテキストレジスタ
の書替えの必要がなく、その分処理速度が早くなり’Ｉ
’Ｓ８処理とリアルタイム処理とを共存させても円滑に
処理が行なわれる効果がある。
第１図は本発明の一実施例のブロック図である。
ｌ・・・・・・アドレス変換機構（ＡＣＶ）、 ２・・
・・・・中央処理装置ｆｆＪ、（ＣＰＵ）、１１・・・
・・・比較回路（ＣＭＰ）、１２・・・・・・リアルタ
イム仮想アドレスレジスタ（ＶＡＲ）、１３・・・・・
・リアルタイムセグメントテーブル（ＳＭＲ）、１４・
・・・・・リアルタイムページテーブル（ＰＭＲ）、１
５・・・・・・ＴＳＳ仮想アドレスレジスタ（ＶＡＴ）
、ｌ ６・・・・・・ＴＳＳセグメントテーブル（ＳＭ
Ｔ）、１７・・・・・・Ｔ８８ページテーブル（ＰＭＴ
）、１８・・・・・・芙アドレスレジスタ（ＭＡ）。
・・・・中央処理装置ｆｆＪ、（ＣＰＵ）、１１・・・
・・・比較回路（ＣＭＰ）、１２・・・・・・リアルタ
イム仮想アドレスレジスタ（ＶＡＲ）、１３・・・・・
・リアルタイムセグメントテーブル（ＳＭＲ）、１４・
・・・・・リアルタイムページテーブル（ＰＭＲ）、１
５・・・・・・ＴＳＳ仮想アドレスレジスタ（ＶＡＴ）
、ｌ ６・・・・・・ＴＳＳセグメントテーブル（ＳＭ
Ｔ）、１７・・・・・・Ｔ８８ページテーブル（ＰＭＴ
）、１８・・・・・・芙アドレスレジスタ（ＭＡ）。
Claims (1)
- 【特許請求の範囲】 プログラムサイズの比較的大きなジョブをタスク単位に
実行するＴＳＳ処理と、プログラムサイズは比較的小さ
いがリアルタイム性の高いリアルタイム処理とを１つの
プロセッサ上で走行させる情報処理装置において、 仮想アドレスを一定の値の上下により振分ける比較手段
と、 振分けられた仮想アドレスに対応してセグメントとペー
ジとがそれぞれ異なる２つの実アドレス変換手段と、 を有することを特徴とする仮想記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60121024A JPS621048A (ja) | 1985-06-04 | 1985-06-04 | 仮想記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60121024A JPS621048A (ja) | 1985-06-04 | 1985-06-04 | 仮想記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621048A true JPS621048A (ja) | 1987-01-07 |
Family
ID=14800924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60121024A Pending JPS621048A (ja) | 1985-06-04 | 1985-06-04 | 仮想記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0546575A2 (en) * | 1991-12-12 | 1993-06-16 | Nec Corporation | Data processing system including address translation apparatus |
| JP4499237B2 (ja) * | 1999-03-05 | 2010-07-07 | サン・マイクロシステムズ・インコーポレーテッド | 単純高性能メモリ管理ユニット |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919288A (ja) * | 1982-07-22 | 1984-01-31 | Toshiba Corp | 仮想記憶制御方式 |
-
1985
- 1985-06-04 JP JP60121024A patent/JPS621048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919288A (ja) * | 1982-07-22 | 1984-01-31 | Toshiba Corp | 仮想記憶制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0546575A2 (en) * | 1991-12-12 | 1993-06-16 | Nec Corporation | Data processing system including address translation apparatus |
| EP0546575A3 (ja) * | 1991-12-12 | 1995-01-18 | Nippon Electric Co | |
| US5430856A (en) * | 1991-12-12 | 1995-07-04 | Nec Corporation | Data processing system simultaneously performing plural translations of virtual addresses having different page sizes |
| JP4499237B2 (ja) * | 1999-03-05 | 2010-07-07 | サン・マイクロシステムズ・インコーポレーテッド | 単純高性能メモリ管理ユニット |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0131214B2 (ja) | ||
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| JPS621048A (ja) | 仮想記憶システム | |
| JP3144842B2 (ja) | マイクロプロセッサ | |
| JPS63244152A (ja) | 拡張記憶装置アクセス制御装置 | |
| JPH03154130A (ja) | タスクスイッチング方式 | |
| JPS6330946A (ja) | マルチタスクにおけるペ−ジング方式 | |
| JPH0210436A (ja) | セーブ処理方式 | |
| JPS63109555A (ja) | 仮想記憶空間サイズ動的変換方式 | |
| JPH03206525A (ja) | シングルチップマイコンのスタック方式 | |
| JP2003186666A (ja) | マイクロコンピュータおよびｄｍａ制御回路 | |
| JPH02132538A (ja) | 可変ページサイズ処理装置および方法 | |
| JPS62108346A (ja) | プロセス間通信方式 | |
| JPH01175040A (ja) | 領域割当て方式 | |
| JPH05298271A (ja) | 並列処理システム | |
| JPS6158046A (ja) | レジスタ割付け方式 | |
| JPH0194469A (ja) | 並列処理方式 | |
| JPH02257232A (ja) | 割り込み処理プログラム管理方法 | |
| JPS6370353A (ja) | メモリ制御システム | |
| JPS60222939A (ja) | ダンプフアイル動的割当方式 | |
| JPS63178348A (ja) | 記憶領域割当処理方式 | |
| JPS6341965A (ja) | サブチャネル情報の表示方式 | |
| JPH01147766A (ja) | マルチプロセッサシステム | |
| JPS61101864A (ja) | プログラム制御方式 | |
| JPH01230134A (ja) | 情報処理装置 |