JPH0194469A - 並列処理方式 - Google Patents
並列処理方式Info
- Publication number
- JPH0194469A JPH0194469A JP25276487A JP25276487A JPH0194469A JP H0194469 A JPH0194469 A JP H0194469A JP 25276487 A JP25276487 A JP 25276487A JP 25276487 A JP25276487 A JP 25276487A JP H0194469 A JPH0194469 A JP H0194469A
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- JP
- Japan
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- processor
- main memory
- processors
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 60
- 238000003672 processing method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 5
- 239000000470 constituent Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、複数個のプロセッサと複数個の主記憶が又イ
ンチ群を経由して接続され、それぞれのプロセッサは1
つまたは複数個の主記憶をプロセッサローカルな主記憶
として認識し、プログラムを構成する命令群と共通デー
タをプロセッサ間で共有する情報処理装置における並列
処理方式に関する。
ンチ群を経由して接続され、それぞれのプロセッサは1
つまたは複数個の主記憶をプロセッサローカルな主記憶
として認識し、プログラムを構成する命令群と共通デー
タをプロセッサ間で共有する情報処理装置における並列
処理方式に関する。
[従来の技術]
従来、この種の並列処理方式は、実行するプログラムに
依存することなく、設置されたハードウェア構成を使用
して処理が行われるか、または使用する複数個のプロセ
ッサと複数個の主記憶による構成を実行前に決定して処
理が行われて、並列に動作するプロセッサとプロセッサ
ローカルな主記憶および共有主記憶は当該プログラムの
実行中は固定的に定められていた。
依存することなく、設置されたハードウェア構成を使用
して処理が行われるか、または使用する複数個のプロセ
ッサと複数個の主記憶による構成を実行前に決定して処
理が行われて、並列に動作するプロセッサとプロセッサ
ローカルな主記憶および共有主記憶は当該プログラムの
実行中は固定的に定められていた。
[発明が解決しようとする問題点]
上述した従来の並列プロセッサ制御方式においては、あ
るプログラムを例えばS I M D (Single
Instruction with Multiple
Data Stream)型で実行するような場合、
実行前に並列動作プロセッサ数とプロセッサローカル主
記憶および共有主記憶を含む動作環境を決定するが、他
に実行中のプログラムが終了してプロセッサおよび主記
憶を含む資源(リソース)が空いた状態になっても既に
実行を開始したプログラムの動作環境、すなわち並列動
作プロセッサとプロセッサローカル主記憶を動的に追加
したり変更したりすることができず資源の有効利用およ
び並列動作の高速処理が図れないといる欠点がある。
るプログラムを例えばS I M D (Single
Instruction with Multiple
Data Stream)型で実行するような場合、
実行前に並列動作プロセッサ数とプロセッサローカル主
記憶および共有主記憶を含む動作環境を決定するが、他
に実行中のプログラムが終了してプロセッサおよび主記
憶を含む資源(リソース)が空いた状態になっても既に
実行を開始したプログラムの動作環境、すなわち並列動
作プロセッサとプロセッサローカル主記憶を動的に追加
したり変更したりすることができず資源の有効利用およ
び並列動作の高速処理が図れないといる欠点がある。
[問題点を解決するための手段]
本発明の並列処理方式は、実行開始前に決定された、プ
ロセッサとプロセッサローカルな主記憶と共有主記憶を
含む動作環境でプログラム実行中に、他に実行中のプロ
グラムが終了してプロセッサおよび主記憶を含む資源が
空いた状態になると、実行中の主記憶の内容を一旦補助
記憶装置に退避し、次にスイッチ接続状態を変更して空
いた状態になったプロセッサをプロセッサローカルな主
記憶と共有主記憶へ接続して補助記憶装置へ退避された
情報をプログラム実行中の主記憶および空いた状態にな
ったプロセッサのプロセッサローカルな主記憶へロード
し、情報の再配置を行なう。
ロセッサとプロセッサローカルな主記憶と共有主記憶を
含む動作環境でプログラム実行中に、他に実行中のプロ
グラムが終了してプロセッサおよび主記憶を含む資源が
空いた状態になると、実行中の主記憶の内容を一旦補助
記憶装置に退避し、次にスイッチ接続状態を変更して空
いた状態になったプロセッサをプロセッサローカルな主
記憶と共有主記憶へ接続して補助記憶装置へ退避された
情報をプログラム実行中の主記憶および空いた状態にな
ったプロセッサのプロセッサローカルな主記憶へロード
し、情報の再配置を行なう。
[作用]
このように、並列度を高めた状態で処理を継続させるこ
とにより、並列プロセッサの処理速度を上げることがで
き、また資源(プロセッサおよび主記憶)の有効な利用
を行うことができる。
とにより、並列プロセッサの処理速度を上げることがで
き、また資源(プロセッサおよび主記憶)の有効な利用
を行うことができる。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第2図は本発明の並列処理方式が適用される情報処理装
置の構成図、第3図は構成変更前の主記憶M、、M8の
格納データを示す図、第4図は構成変更後の主記憶M、
、M、、M、、M、の格納データを示す図、第1図は本
発明の並列処理方式を実現する手段の一実施例を示す図
である。
置の構成図、第3図は構成変更前の主記憶M、、M8の
格納データを示す図、第4図は構成変更後の主記憶M、
、M、、M、、M、の格納データを示す図、第1図は本
発明の並列処理方式を実現する手段の一実施例を示す図
である。
この情報処理装置では、第2図に示すように、並列に動
作する8個のプロセッサPI〜P8からなるプロセッサ
群21と、8個の主記憶装置M、〜M8からなる主記憶
装置群23とがスイッチ群22を経由して接続されてい
る。動作中のプログラムの構成を変更する手段は、第1
図に示すように、補助記憶装置40と、プロセッサp、
−p9と主記憶M、〜M8の状態(プログラムを実行中
か否か)を監視する監視手段11と、プログラム実行中
のプロセッサの主記憶の内容を補助記憶装置lOへ格納
する格納手段12と、スイッチ群22の再構成を行なう
スイッチ群再構成手段13、補助記憶装置IOへ退避さ
れたデータを主記憶へ再配置するロード手段14から構
成されている。
作する8個のプロセッサPI〜P8からなるプロセッサ
群21と、8個の主記憶装置M、〜M8からなる主記憶
装置群23とがスイッチ群22を経由して接続されてい
る。動作中のプログラムの構成を変更する手段は、第1
図に示すように、補助記憶装置40と、プロセッサp、
−p9と主記憶M、〜M8の状態(プログラムを実行中
か否か)を監視する監視手段11と、プログラム実行中
のプロセッサの主記憶の内容を補助記憶装置lOへ格納
する格納手段12と、スイッチ群22の再構成を行なう
スイッチ群再構成手段13、補助記憶装置IOへ退避さ
れたデータを主記憶へ再配置するロード手段14から構
成されている。
次に、本実施例の動作を説明する。
プログラム実行開始時は、プロセッサP、。
P8とブロモ・Iサローカルな主記憶M、、M、と共有
主記憶M、から構成される資源を使用する。
主記憶M、から構成される資源を使用する。
開始時のプロセッサローカルな主記憶M7とM8にはそ
れぞれ第3図に示すような形式で、処理されるデータa
O” a3 + bO”’ b3 * CO〜C3+
dO〜d3か格納されている。プログラム実行中、監視
手段41により、プロセッサP5とP6および主記憶M
5とM6が空いて利用可能になったことが検出されると
、格納手段12により主記憶MアとM8の内容を一旦補
助記憶装置IOに退避する。次に、スイッチ群再構成手
段13によりスイッチの接続状態を変更して、プロセッ
サP5とP6をそれぞれのプロセッサローカルな主記憶
M5とM6へ接続すると同時にプロセッサP5とP6を
共有主記憶M、へと接続する。続いて補助記憶装置lO
へ退避された情報を、主記憶M5゜M6.M7 、NL
aへロード手段14により、第4図に示されるようなデ
ータの再配置を行なう。この結果、プログラムはプロセ
ッサp5.p6.p、。
れぞれ第3図に示すような形式で、処理されるデータa
O” a3 + bO”’ b3 * CO〜C3+
dO〜d3か格納されている。プログラム実行中、監視
手段41により、プロセッサP5とP6および主記憶M
5とM6が空いて利用可能になったことが検出されると
、格納手段12により主記憶MアとM8の内容を一旦補
助記憶装置IOに退避する。次に、スイッチ群再構成手
段13によりスイッチの接続状態を変更して、プロセッ
サP5とP6をそれぞれのプロセッサローカルな主記憶
M5とM6へ接続すると同時にプロセッサP5とP6を
共有主記憶M、へと接続する。続いて補助記憶装置lO
へ退避された情報を、主記憶M5゜M6.M7 、NL
aへロード手段14により、第4図に示されるようなデ
ータの再配置を行なう。この結果、プログラムはプロセ
ッサp5.p6.p、。
P8と主記憶M、、M、、M6.Mア9M8を使用して
処理が続行されることが示された。
処理が続行されることが示された。
[発明の効果]
以上説明したように本発明は、1つのプログラムが並列
プロセッサを使用して処理中に、他のジョブ等が終了し
て空き状態となったプロセッサとプロセッサローカルな
主記憶とを動的に組込んで再構成し、データの再配置を
行なって、並列度を高めた状態で処理を継続させること
により、並列プロセッサの処理速度を上げることと資源
(プロセッサおよび主記憶)の有効な利用を行なうこと
ができるといる効果がある。
プロセッサを使用して処理中に、他のジョブ等が終了し
て空き状態となったプロセッサとプロセッサローカルな
主記憶とを動的に組込んで再構成し、データの再配置を
行なって、並列度を高めた状態で処理を継続させること
により、並列プロセッサの処理速度を上げることと資源
(プロセッサおよび主記憶)の有効な利用を行なうこと
ができるといる効果がある。
第1図は本発明の並列処理方式を実現する手段の一実施
例を示す図、第2図は本発明の並列処理方式が適用され
る情報処理装置の構成図、第3図は構成変更前の主記憶
M、、M、の格納データを示す図、第4図は構成変更後
の主記憶MIS、M6゜M、、’M8の格納データを示
す図である。 lO−・補助記憶装置、 11−・監視手段、 12−・・格納手段、 13−・・スイッチ群再構成手段、 14−・・ロード手段、 21−・・プロセッサ群、 22−・スイッチ群、 23−・主記憶群、 P1〜p、−・・プロセッサ、 M1〜Mフ・・・主記憶。
例を示す図、第2図は本発明の並列処理方式が適用され
る情報処理装置の構成図、第3図は構成変更前の主記憶
M、、M、の格納データを示す図、第4図は構成変更後
の主記憶MIS、M6゜M、、’M8の格納データを示
す図である。 lO−・補助記憶装置、 11−・監視手段、 12−・・格納手段、 13−・・スイッチ群再構成手段、 14−・・ロード手段、 21−・・プロセッサ群、 22−・スイッチ群、 23−・主記憶群、 P1〜p、−・・プロセッサ、 M1〜Mフ・・・主記憶。
Claims (1)
- 【特許請求の範囲】 複数個のプロセッサと複数個の主記憶がスイッチ群を経
由して接続され、それぞれのプロセッサは1つまたは複
数個の主記憶をプロセッサローカルな主記憶として認識
し、プログラムを構成する命令群を格納する主記憶と共
通データをプロセッサ間で共有する情報処理装置におい
て、 実行開始前に決定された、プロセッサとプロセッサロー
カルな主記憶と共有主記憶を含む動作環境でプログラム
実行中に、他に実行中のプログラムが終了してプロセッ
サおよび主記憶を含む資源が空いた状態になると、実行
中の主記憶の内容を一旦補助記憶装置に退避し、次にス
イッチ接続状態を変更して空いた状態になったプロセッ
サをプロセッサローカルな主記憶と共有主記憶へ接続し
て補助記憶装置へ退避された情報をプログラム実行中の
主記憶および空いた状態になったプロセッサのプロセッ
サローカルな主記憶へロードし、情報の再配置を行なう
並列処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25276487A JPH0194469A (ja) | 1987-10-06 | 1987-10-06 | 並列処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25276487A JPH0194469A (ja) | 1987-10-06 | 1987-10-06 | 並列処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0194469A true JPH0194469A (ja) | 1989-04-13 |
Family
ID=17241968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25276487A Pending JPH0194469A (ja) | 1987-10-06 | 1987-10-06 | 並列処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0194469A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1906312A1 (en) | 2004-06-30 | 2008-04-02 | Fujitsu Limited | Dynamic memory reconfiguration |
-
1987
- 1987-10-06 JP JP25276487A patent/JPH0194469A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1906312A1 (en) | 2004-06-30 | 2008-04-02 | Fujitsu Limited | Dynamic memory reconfiguration |
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