JPH0194469A - 並列処理方式 - Google Patents
並列処理方式Info
- Publication number
- JPH0194469A JPH0194469A JP25276487A JP25276487A JPH0194469A JP H0194469 A JPH0194469 A JP H0194469A JP 25276487 A JP25276487 A JP 25276487A JP 25276487 A JP25276487 A JP 25276487A JP H0194469 A JPH0194469 A JP H0194469A
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- JP
- Japan
- Prior art keywords
- processor
- main memory
- processors
- local
- program
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 60
- 238000003672 processing method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 5
- 239000000470 constituent Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数個のプロセッサと複数個の主記憶が又イ
ンチ群を経由して接続され、それぞれのプロセッサは１
つまたは複数個の主記憶をプロセッサローカルな主記憶
として認識し、プログラムを構成する命令群と共通デー
タをプロセッサ間で共有する情報処理装置における並列
処理方式に関する。
ンチ群を経由して接続され、それぞれのプロセッサは１
つまたは複数個の主記憶をプロセッサローカルな主記憶
として認識し、プログラムを構成する命令群と共通デー
タをプロセッサ間で共有する情報処理装置における並列
処理方式に関する。
［従来の技術］
従来、この種の並列処理方式は、実行するプログラムに
依存することなく、設置されたハードウェア構成を使用
して処理が行われるか、または使用する複数個のプロセ
ッサと複数個の主記憶による構成を実行前に決定して処
理が行われて、並列に動作するプロセッサとプロセッサ
ローカルな主記憶および共有主記憶は当該プログラムの
実行中は固定的に定められていた。
依存することなく、設置されたハードウェア構成を使用
して処理が行われるか、または使用する複数個のプロセ
ッサと複数個の主記憶による構成を実行前に決定して処
理が行われて、並列に動作するプロセッサとプロセッサ
ローカルな主記憶および共有主記憶は当該プログラムの
実行中は固定的に定められていた。
［発明が解決しようとする問題点］
上述した従来の並列プロセッサ制御方式においては、あ
るプログラムを例えばＳ Ｉ Ｍ Ｄ （Ｓｉｎｇｌｅ
Ｉｎｓｔｒｕｃｔｉｏｎ ｗｉｔｈ Ｍｕｌｔｉｐｌｅ
Ｄａｔａ Ｓｔｒｅａｍ）型で実行するような場合、
実行前に並列動作プロセッサ数とプロセッサローカル主
記憶および共有主記憶を含む動作環境を決定するが、他
に実行中のプログラムが終了してプロセッサおよび主記
憶を含む資源（リソース）が空いた状態になっても既に
実行を開始したプログラムの動作環境、すなわち並列動
作プロセッサとプロセッサローカル主記憶を動的に追加
したり変更したりすることができず資源の有効利用およ
び並列動作の高速処理が図れないといる欠点がある。
るプログラムを例えばＳ Ｉ Ｍ Ｄ （Ｓｉｎｇｌｅ
Ｉｎｓｔｒｕｃｔｉｏｎ ｗｉｔｈ Ｍｕｌｔｉｐｌｅ
Ｄａｔａ Ｓｔｒｅａｍ）型で実行するような場合、
実行前に並列動作プロセッサ数とプロセッサローカル主
記憶および共有主記憶を含む動作環境を決定するが、他
に実行中のプログラムが終了してプロセッサおよび主記
憶を含む資源（リソース）が空いた状態になっても既に
実行を開始したプログラムの動作環境、すなわち並列動
作プロセッサとプロセッサローカル主記憶を動的に追加
したり変更したりすることができず資源の有効利用およ
び並列動作の高速処理が図れないといる欠点がある。
［問題点を解決するための手段］
本発明の並列処理方式は、実行開始前に決定された、プ
ロセッサとプロセッサローカルな主記憶と共有主記憶を
含む動作環境でプログラム実行中に、他に実行中のプロ
グラムが終了してプロセッサおよび主記憶を含む資源が
空いた状態になると、実行中の主記憶の内容を一旦補助
記憶装置に退避し、次にスイッチ接続状態を変更して空
いた状態になったプロセッサをプロセッサローカルな主
記憶と共有主記憶へ接続して補助記憶装置へ退避された
情報をプログラム実行中の主記憶および空いた状態にな
ったプロセッサのプロセッサローカルな主記憶へロード
し、情報の再配置を行なう。
ロセッサとプロセッサローカルな主記憶と共有主記憶を
含む動作環境でプログラム実行中に、他に実行中のプロ
グラムが終了してプロセッサおよび主記憶を含む資源が
空いた状態になると、実行中の主記憶の内容を一旦補助
記憶装置に退避し、次にスイッチ接続状態を変更して空
いた状態になったプロセッサをプロセッサローカルな主
記憶と共有主記憶へ接続して補助記憶装置へ退避された
情報をプログラム実行中の主記憶および空いた状態にな
ったプロセッサのプロセッサローカルな主記憶へロード
し、情報の再配置を行なう。
［作用］
このように、並列度を高めた状態で処理を継続させるこ
とにより、並列プロセッサの処理速度を上げることがで
き、また資源（プロセッサおよび主記憶）の有効な利用
を行うことができる。
とにより、並列プロセッサの処理速度を上げることがで
き、また資源（プロセッサおよび主記憶）の有効な利用
を行うことができる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明の並列処理方式が適用される情報処理装
置の構成図、第３図は構成変更前の主記憶Ｍ、、Ｍ８の
格納データを示す図、第４図は構成変更後の主記憶Ｍ、
、Ｍ、、Ｍ、、Ｍ、の格納データを示す図、第１図は本
発明の並列処理方式を実現する手段の一実施例を示す図
である。
置の構成図、第３図は構成変更前の主記憶Ｍ、、Ｍ８の
格納データを示す図、第４図は構成変更後の主記憶Ｍ、
、Ｍ、、Ｍ、、Ｍ、の格納データを示す図、第１図は本
発明の並列処理方式を実現する手段の一実施例を示す図
である。
この情報処理装置では、第２図に示すように、並列に動
作する８個のプロセッサＰＩ〜Ｐ８からなるプロセッサ
群２１と、８個の主記憶装置Ｍ、〜Ｍ８からなる主記憶
装置群２３とがスイッチ群２２を経由して接続されてい
る。動作中のプログラムの構成を変更する手段は、第１
図に示すように、補助記憶装置４０と、プロセッサｐ、
−ｐ９と主記憶Ｍ、〜Ｍ８の状態（プログラムを実行中
か否か）を監視する監視手段１１と、プログラム実行中
のプロセッサの主記憶の内容を補助記憶装置ｌＯへ格納
する格納手段１２と、スイッチ群２２の再構成を行なう
スイッチ群再構成手段１３、補助記憶装置ＩＯへ退避さ
れたデータを主記憶へ再配置するロード手段１４から構
成されている。
作する８個のプロセッサＰＩ〜Ｐ８からなるプロセッサ
群２１と、８個の主記憶装置Ｍ、〜Ｍ８からなる主記憶
装置群２３とがスイッチ群２２を経由して接続されてい
る。動作中のプログラムの構成を変更する手段は、第１
図に示すように、補助記憶装置４０と、プロセッサｐ、
−ｐ９と主記憶Ｍ、〜Ｍ８の状態（プログラムを実行中
か否か）を監視する監視手段１１と、プログラム実行中
のプロセッサの主記憶の内容を補助記憶装置ｌＯへ格納
する格納手段１２と、スイッチ群２２の再構成を行なう
スイッチ群再構成手段１３、補助記憶装置ＩＯへ退避さ
れたデータを主記憶へ再配置するロード手段１４から構
成されている。
次に、本実施例の動作を説明する。
プログラム実行開始時は、プロセッサＰ、。
Ｐ８とブロモ・Ｉサローカルな主記憶Ｍ、、Ｍ、と共有
主記憶Ｍ、から構成される資源を使用する。
主記憶Ｍ、から構成される資源を使用する。
開始時のプロセッサローカルな主記憶Ｍ７とＭ８にはそ
れぞれ第３図に示すような形式で、処理されるデータａ
Ｏ” ａ３ ＋ ｂＯ”’ ｂ３ ＊ ＣＯ〜Ｃ３＋
ｄＯ〜ｄ３か格納されている。プログラム実行中、監視
手段４１により、プロセッサＰ５とＰ６および主記憶Ｍ
５とＭ６が空いて利用可能になったことが検出されると
、格納手段１２により主記憶ＭアとＭ８の内容を一旦補
助記憶装置ＩＯに退避する。次に、スイッチ群再構成手
段１３によりスイッチの接続状態を変更して、プロセッ
サＰ５とＰ６をそれぞれのプロセッサローカルな主記憶
Ｍ５とＭ６へ接続すると同時にプロセッサＰ５とＰ６を
共有主記憶Ｍ、へと接続する。続いて補助記憶装置ｌＯ
へ退避された情報を、主記憶Ｍ５゜Ｍ６．Ｍ７ 、ＮＬ
ａへロード手段１４により、第４図に示されるようなデ
ータの再配置を行なう。この結果、プログラムはプロセ
ッサｐ５．ｐ６．ｐ、。
れぞれ第３図に示すような形式で、処理されるデータａ
Ｏ” ａ３ ＋ ｂＯ”’ ｂ３ ＊ ＣＯ〜Ｃ３＋
ｄＯ〜ｄ３か格納されている。プログラム実行中、監視
手段４１により、プロセッサＰ５とＰ６および主記憶Ｍ
５とＭ６が空いて利用可能になったことが検出されると
、格納手段１２により主記憶ＭアとＭ８の内容を一旦補
助記憶装置ＩＯに退避する。次に、スイッチ群再構成手
段１３によりスイッチの接続状態を変更して、プロセッ
サＰ５とＰ６をそれぞれのプロセッサローカルな主記憶
Ｍ５とＭ６へ接続すると同時にプロセッサＰ５とＰ６を
共有主記憶Ｍ、へと接続する。続いて補助記憶装置ｌＯ
へ退避された情報を、主記憶Ｍ５゜Ｍ６．Ｍ７ 、ＮＬ
ａへロード手段１４により、第４図に示されるようなデ
ータの再配置を行なう。この結果、プログラムはプロセ
ッサｐ５．ｐ６．ｐ、。
Ｐ８と主記憶Ｍ、、Ｍ、、Ｍ６．Ｍア９Ｍ８を使用して
処理が続行されることが示された。
処理が続行されることが示された。
［発明の効果］
以上説明したように本発明は、１つのプログラムが並列
プロセッサを使用して処理中に、他のジョブ等が終了し
て空き状態となったプロセッサとプロセッサローカルな
主記憶とを動的に組込んで再構成し、データの再配置を
行なって、並列度を高めた状態で処理を継続させること
により、並列プロセッサの処理速度を上げることと資源
（プロセッサおよび主記憶）の有効な利用を行なうこと
ができるといる効果がある。
プロセッサを使用して処理中に、他のジョブ等が終了し
て空き状態となったプロセッサとプロセッサローカルな
主記憶とを動的に組込んで再構成し、データの再配置を
行なって、並列度を高めた状態で処理を継続させること
により、並列プロセッサの処理速度を上げることと資源
（プロセッサおよび主記憶）の有効な利用を行なうこと
ができるといる効果がある。
第１図は本発明の並列処理方式を実現する手段の一実施
例を示す図、第２図は本発明の並列処理方式が適用され
る情報処理装置の構成図、第３図は構成変更前の主記憶
Ｍ、、Ｍ、の格納データを示す図、第４図は構成変更後
の主記憶ＭＩＳ、Ｍ６゜Ｍ、、’Ｍ８の格納データを示
す図である。 ｌＯ−・補助記憶装置、 １１−・監視手段、 １２−・・格納手段、 １３−・・スイッチ群再構成手段、 １４−・・ロード手段、 ２１−・・プロセッサ群、 ２２−・スイッチ群、 ２３−・主記憶群、 Ｐ１〜ｐ、−・・プロセッサ、 Ｍ１〜Ｍフ・・・主記憶。
例を示す図、第２図は本発明の並列処理方式が適用され
る情報処理装置の構成図、第３図は構成変更前の主記憶
Ｍ、、Ｍ、の格納データを示す図、第４図は構成変更後
の主記憶ＭＩＳ、Ｍ６゜Ｍ、、’Ｍ８の格納データを示
す図である。 ｌＯ−・補助記憶装置、 １１−・監視手段、 １２−・・格納手段、 １３−・・スイッチ群再構成手段、 １４−・・ロード手段、 ２１−・・プロセッサ群、 ２２−・スイッチ群、 ２３−・主記憶群、 Ｐ１〜ｐ、−・・プロセッサ、 Ｍ１〜Ｍフ・・・主記憶。
Claims (1)
- 【特許請求の範囲】 複数個のプロセッサと複数個の主記憶がスイッチ群を経
由して接続され、それぞれのプロセッサは１つまたは複
数個の主記憶をプロセッサローカルな主記憶として認識
し、プログラムを構成する命令群を格納する主記憶と共
通データをプロセッサ間で共有する情報処理装置におい
て、 実行開始前に決定された、プロセッサとプロセッサロー
カルな主記憶と共有主記憶を含む動作環境でプログラム
実行中に、他に実行中のプログラムが終了してプロセッ
サおよび主記憶を含む資源が空いた状態になると、実行
中の主記憶の内容を一旦補助記憶装置に退避し、次にス
イッチ接続状態を変更して空いた状態になったプロセッ
サをプロセッサローカルな主記憶と共有主記憶へ接続し
て補助記憶装置へ退避された情報をプログラム実行中の
主記憶および空いた状態になったプロセッサのプロセッ
サローカルな主記憶へロードし、情報の再配置を行なう
並列処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25276487A JPH0194469A (ja) | 1987-10-06 | 1987-10-06 | 並列処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25276487A JPH0194469A (ja) | 1987-10-06 | 1987-10-06 | 並列処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194469A true JPH0194469A (ja) | 1989-04-13 |
Family
ID=17241968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25276487A Pending JPH0194469A (ja) | 1987-10-06 | 1987-10-06 | 並列処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1906312A1 (en) | 2004-06-30 | 2008-04-02 | Fujitsu Limited | Dynamic memory reconfiguration |
-
1987
- 1987-10-06 JP JP25276487A patent/JPH0194469A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1906312A1 (en) | 2004-06-30 | 2008-04-02 | Fujitsu Limited | Dynamic memory reconfiguration |
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