JPH0296265A - 並列プロセッサ制御方式 - Google Patents
並列プロセッサ制御方式Info
- Publication number
- JPH0296265A JPH0296265A JP24802788A JP24802788A JPH0296265A JP H0296265 A JPH0296265 A JP H0296265A JP 24802788 A JP24802788 A JP 24802788A JP 24802788 A JP24802788 A JP 24802788A JP H0296265 A JPH0296265 A JP H0296265A
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- Japan
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- shared
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- main memory
- processors
- processing
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 12
- 230000015654 memory Effects 0.000 claims description 8
- 238000003860 storage Methods 0.000 abstract description 11
- 230000003993 interaction Effects 0.000 abstract description 3
- 230000014759 maintenance of location Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトル演算を高速に処理するプロダラムの
並列処理方式に関し、特に複数個のプロセッサ固有の主
記憶装置およびプロセッサ間共有主記憶装置がスイッチ
群から接続される構成における並列プロセッサ制御方式
に関する。
並列処理方式に関し、特に複数個のプロセッサ固有の主
記憶装置およびプロセッサ間共有主記憶装置がスイッチ
群から接続される構成における並列プロセッサ制御方式
に関する。
従来この種の並列プロセッサ制御方式は、主記憶装置な
どのハードウェア構成が定められ、使用する複数個のプ
ロセッサおよび複数個の主記憶装置は予め構成が決定さ
れたのち処理が開始され、共有主記憶装置は固定的に定
められていた。
どのハードウェア構成が定められ、使用する複数個のプ
ロセッサおよび複数個の主記憶装置は予め構成が決定さ
れたのち処理が開始され、共有主記憶装置は固定的に定
められていた。
上述した従来の並列プロセッサ制御方式においては、並
列に実行されているタスク群の処理結果を入力として続
く並列処理を実行するとき、処理結果は一旦二次記憶装
置に出力して再度主記憶装置に読み込むか、予め物理的
構成に従って固定的に定められた共有主記憶装置を使用
して行うことが必要となっているので、処理処理速度が
遅くなるか、制限された量の主記憶装置のために共有す
るデータの量が制限されてくるという欠点がある。
列に実行されているタスク群の処理結果を入力として続
く並列処理を実行するとき、処理結果は一旦二次記憶装
置に出力して再度主記憶装置に読み込むか、予め物理的
構成に従って固定的に定められた共有主記憶装置を使用
して行うことが必要となっているので、処理処理速度が
遅くなるか、制限された量の主記憶装置のために共有す
るデータの量が制限されてくるという欠点がある。
本発明の並列プロセッサ制御方式は、複数個のプロセッ
サと複数個の主記憶装置がスイッチ群を経由して接続さ
れ、それぞれのプロセッサは１つまたは複数個の主記憶
装置を、プロセッサローカルな主記憶装置または複数個
のプロセッサから共有される主記憶装置として認識し、
並列に処理を行うタスク群の実行が終了して次ステップ
の処理を行うときに構成を動的に変更して前ステップで
処理したデータを１つまたは複数個の主記憶で渡すこと
を特徴とする。
サと複数個の主記憶装置がスイッチ群を経由して接続さ
れ、それぞれのプロセッサは１つまたは複数個の主記憶
装置を、プロセッサローカルな主記憶装置または複数個
のプロセッサから共有される主記憶装置として認識し、
並列に処理を行うタスク群の実行が終了して次ステップ
の処理を行うときに構成を動的に変更して前ステップで
処理したデータを１つまたは複数個の主記憶で渡すこと
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の構成を表わす図である。同図Ａは本実
施例における全体構成を示し、プロセッサＴ１〜Ｔ５と
主記憶装置８１〜Ｓ１５があって、Ｓ３とＳ４がＴ１と
Ｔ２、Ｓ６とＳ７がＴ２とＴ３、Ｓ９とＳ１０がＴ３と
Ｔ４、Ｓ１２とＳ１３がＴ４とＴ５で共有されている。
施例における全体構成を示し、プロセッサＴ１〜Ｔ５と
主記憶装置８１〜Ｓ１５があって、Ｓ３とＳ４がＴ１と
Ｔ２、Ｓ６とＳ７がＴ２とＴ３、Ｓ９とＳ１０がＴ３と
Ｔ４、Ｓ１２とＳ１３がＴ４とＴ５で共有されている。
この接続状態は、実行するプログラムが必要とする資源
を宣言することによって決定される。プロセッサ群と主
記憶装置間はスイッチ群によって物理的に接続されてい
るが、どのプロセッサとどの主記憶装置を接続するか、
さらにどの主記憶装置を共有とするかが決定されると、
スイッチ群の接続も物理的に行われる。すなわち、実行
されるプログラム（したがってタスク）の状況に応じて
動的な構成を組むことができる。同図Ｂはプログラムの
１つの並列処理のステップを表わす。実線で接続／使用
されている状態を表わし、Ｔ１〜Ｔ５のタスクは、並列
に処理が行われ、Ｔ５がＳｌ２に、Ｔ４がＳ９に、Ｔ３
がＳ６に、Ｔ２がＳ３に結果を出力する。同図Ｃに示す
次の処理において、Ｔ４はＳｌ２．Ｔ３はＳ９．Ｔ２は
Ｓ６．ＴｌはＳ３をそれぞれ接続し、入力データとして
処理に使用される。同様に同図Ｃの処理の結果がＴ５は
Ｓ１３に、Ｔ４はＳ１０に、Ｔ３はＳ７に、Ｔ２はＳ４
にそれぞれ出力し、同図Ｃの処理に続く同図りの処理に
おいて、順にＴ４．Ｔ３．Ｔ２．Ｔｌの入力データとし
て使用される。
を宣言することによって決定される。プロセッサ群と主
記憶装置間はスイッチ群によって物理的に接続されてい
るが、どのプロセッサとどの主記憶装置を接続するか、
さらにどの主記憶装置を共有とするかが決定されると、
スイッチ群の接続も物理的に行われる。すなわち、実行
されるプログラム（したがってタスク）の状況に応じて
動的な構成を組むことができる。同図Ｂはプログラムの
１つの並列処理のステップを表わす。実線で接続／使用
されている状態を表わし、Ｔ１〜Ｔ５のタスクは、並列
に処理が行われ、Ｔ５がＳｌ２に、Ｔ４がＳ９に、Ｔ３
がＳ６に、Ｔ２がＳ３に結果を出力する。同図Ｃに示す
次の処理において、Ｔ４はＳｌ２．Ｔ３はＳ９．Ｔ２は
Ｓ６．ＴｌはＳ３をそれぞれ接続し、入力データとして
処理に使用される。同様に同図Ｃの処理の結果がＴ５は
Ｓ１３に、Ｔ４はＳ１０に、Ｔ３はＳ７に、Ｔ２はＳ４
にそれぞれ出力し、同図Ｃの処理に続く同図りの処理に
おいて、順にＴ４．Ｔ３．Ｔ２．Ｔｌの入力データとし
て使用される。
第２図は制御する手段を表したものであり、２１は構成
を決定する手段、２２はタスク処理の終了を検出する手
段、２３は次にどのような構成とするか決定する手段を
表わし、全体の処理が終了すると、ステップまたはジョ
ブの完了となる。
を決定する手段、２２はタスク処理の終了を検出する手
段、２３は次にどのような構成とするか決定する手段を
表わし、全体の処理が終了すると、ステップまたはジョ
ブの完了となる。
以上説明したように、本発明によれば、並列プロセッサ
処理における共有データの扱いが処理すべきプログラム
とデータの量によって動的にハードウェア構成上決定さ
れ、１つの処理ステップが終了して次の処理ステップに
データを渡すとき物理的に１つの主記憶装置上におかれ
たデータとして渡すことになる結果、処理のスループッ
トの向上が図れ、かつデータの保護上もインタラクショ
ンを発生させないという効果がある。
処理における共有データの扱いが処理すべきプログラム
とデータの量によって動的にハードウェア構成上決定さ
れ、１つの処理ステップが終了して次の処理ステップに
データを渡すとき物理的に１つの主記憶装置上におかれ
たデータとして渡すことになる結果、処理のスループッ
トの向上が図れ、かつデータの保護上もインタラクショ
ンを発生させないという効果がある。
主記憶装置、２１・・・構成を決定する手段、２２・・
・タスク処理の終了を検出する手段、２３・・・次にど
のような構成とするか決定する手段。
・タスク処理の終了を検出する手段、２３・・・次にど
のような構成とするか決定する手段。
Claims (1)
- 複数個のプロセッサと複数個の主記憶装置がスイッチ群
を経由して接続され、それぞれのプロセッサは１つまた
は複数個の主記憶装置を、プロセッサローカルな主記憶
装置または複数個のプロセッサから共有される主記憶装
置として認識し、並列に処理を行うタスク群の実行が終
了して次ステップの処理を行うときに構成を動的に変更
して前ステップで処理したデータを１つまたは複数個の
主記憶で渡すことを特徴とする並列プロセッサ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24802788A JPH0296265A (ja) | 1988-09-30 | 1988-09-30 | 並列プロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24802788A JPH0296265A (ja) | 1988-09-30 | 1988-09-30 | 並列プロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296265A true JPH0296265A (ja) | 1990-04-09 |
Family
ID=17172115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24802788A Pending JPH0296265A (ja) | 1988-09-30 | 1988-09-30 | 並列プロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296265A (ja) |
-
1988
- 1988-09-30 JP JP24802788A patent/JPH0296265A/ja active Pending
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