JPH03257565A - 並行処理マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ（以下、ＭＰＵと略す）
を用いる例えば情報処理システムにおいて、複数のＭＰ
Ｕにより同一のアドレス空間を並行制御することによっ
て、あるいは割込み専用のレジスタ群を設けて、割込み
時等の応答性を改善しリアルタイムのＯ８（オペレーテ
ィング・システム）に適応して良好なシステムを構築す
るＭＰＵに関する。

（従来の技術〉 一般にＯ８の割込み処理は従来、一つのＭＰＵ上で処理
しており、そのため割込みにより計算時間が長引きオー
バヘッドを招来する問題があった。

第３図は従来のＭＰＵによる制御システムの構成図、第
４図はそのＭＰＵのレジスタ群６の構成例を示している
。まず、第３図において、１はＭＰＵであり、通常、そ
の制御プログラムはＲＯＭ２に格納され、データはＲＡ
Ｍ３に蓄えられる。

また外部機器との接続はインタフェース（Ｉ／、Ｏ）４
を介して行なわれ、ＭＰＵＩとの間はバス（ＢＵＳ）５
により接続されている。

このような構成において、通常、ＭＰＵＩは汎用の処理
プログラムをＲＯＭ２から読みだして順次処理を実行し
ていくが、そこでタイマー等によりＭＰＵ１に割込みが
発生した場合、ＭＰＵＩは割込み処理のために、まず、
レジスタ群６（第４図）の内容をＲＡＭ３に待避させ、
割込み状態に遷移するとともに他の割込みを拒否し、同
時に割込み処理プログラムをＲＯＭ２から読みだして順
次割込みを実行し、その処理が終ると上記ＲＡＭ３に待
避したレジスタ群の内容をレジスタ群６に復帰させ、そ
れによって通常状態に遷移する。

このように、従来のＭＰＵでは割込みの発生から割込み
処理終了までに、汎用プログラムにとってオーバヘッド
、および割込み処理に要する無駄な時間が存在する。ま
た割込みのタイミングに関しては、ＭＰＵＩは割込みの
発生を受理した時点で実行中の命令の処理を実行後、す
べてのパイプライン制御の情報を破棄して割込み処理に
移行する。したがって実行中の命令が、たとえば割算等
の多大のステップを要する命令であった場合、割込み処
理に移行する迄に少なからずの時間がかかり、また復帰
時にはパイプラインの組立から処理しなければならない
、したがってプログラムはそのような最悪の事態発生を
考慮して構成しなければならず、また、割込み処理中は
他の一般の割込みを受理せず、複数の割込みが一時に重
なって発生するような場合の応答性を考慮してプログラ
ムを構成しなければならなかった。

（発明が解決しようとする課題） 以上のように、従来のＭＰＵでは割込みによるオーバヘ
ッドが大きく、割込みが多い場合は汎用プログラムは殆
ど実行できない事態を生じ、あるいは割込み受理におい
ては常に最悪のケースを考慮してプログラムするという
問題点があった。

本発明は上述従来の処理の問題点を排除するＭＰＵの提
供を目的としている。

（課題を解決するための手段） 本発明は上記の目的を、複数のＭＰＵの少なくとも一部
において、同一の記憶装置または入出力装置を同一アド
レス空間に共有し、かつ、それぞれのＭＰＵは通常動作
用レジスタ群と割込み専用のレジスタ群とを有し、通常
動作用レジスタ群は上記複数のＭＰＵにより共有され、
割込み専用レジスタ群は各ＭＰＵに独立して専用に設け
た並行処理マイクロプロセッサによって達成する。

（作　用） 本発明は上記手段により、汎用プログラムはそのまま実
行されることは勿論、割込みもオーバヘッド無しに並行
して即座に実行することが可能になり１割込み受理の最
悪ケースを全く考慮する必要がなくＯ８処理がリアルタ
イムで可能になる。

（実施例） 以下、本発明を図面を用いて詳細に説明する。

第１図は本発明の一実施例による制御システムの構成図
、第２図は第１図の構成に用いるＭＰＵのレジスタ群の
構成図で、両図で前述した第３図または第４図の構成と
同一または同等機能の部位は同じ符号を以て示しており
、第１図でｌａ、　ｌｂ。

１ｃおよびｌｄはそれぞれＭＰＵである。

Ｍ　Ｐ　Ｕ　１　ａは通常用レジスト群６と、割込み用
レジスタ群７を有しく第２図）、またＭＰＵ１ｂはＭ　
Ｐ　Ｕ　１　ａと兼用の通常用レジスタ群６と、割込み
用レジスタ群８とを有している。同様にＭＰＵ１ｃ、Ｍ
ＰＵ１ｄも兼用の通常用レジスタ群６と割込み用レジス
タ群９またはＩＯを有している。

通常用レジスタ群６はＭ　Ｐ　Ｕ　１　ａないしＭＰＵ
１ｄについて１枚であり、通常はＭ　Ｐ　Ｕ　１　ａが
マスターとなりＭＰＵ１ｂないしＭＰＵ１ｄがスレーブ
となって動作する。

このようなＭＰＵ構威構成汎用プログラムがＭＰＵ１ａ
ないしＭＰＵ１ｄにおいて実行中に割込みが発生したと
すると、割込み優先度がＭ　Ｐ　Ｕ　１　ａ＜ＭＰＵ１
ｂ＜ＭＰＵ１ｃ＜ＭＰＵ１ｄであるとすると、第１の割
込みはＭＰＵ１ｄによって処理される。

ＭＰＵ１ｄはスレーブから割込み状態に遷移し、通常用
レジスタ群６を割込み用レジスタ群１０に切換える。そ
れにより割込み処理は割込み用レジスタ群１０により実
行されるため、通常用レジスタ群６の待避動作はなく、
したがってオーバヘッドは発生しない。また、ＭＰＵ１
ｄは命令の実行中、または切換おり中に拘らず即座に、
すべてのパイプラインを放棄し割込み処理動作に移行す
る。

それによって割算等の多大なステップを必要とする命令
の実行終了待ちによる割込み処理の遅延は全く発生する
ことはない。このとき、ＭＰＵ１ａないしＭ　Ｐ　Ｕ　
１　ｃは通常処理用プログラムを実行するため、その時
点では通常処理用プログラムと割込み処理が並行して実
行され、したがって割込みによる汎用プログラムが実行
されないという問題点は全く無い。

次に、ＭＰＵ１ｄの割込み処理が終ると、直ちにＭＰＵ
１ｄ’４＊割込み用レジスタ群１０を通常用レジスタ群
６に切換える。その後、パイプラインをＭ　Ｐ　Ｕ　１
　ａないしＭ　Ｐ　Ｕ　１　ｃと同じに構築された時点
でスレーブとして復帰する。この間の通常用レジスタ群
６の変化は、Ｍ　Ｐ　Ｕ　１　ａによって実質的に書換
えられているので特に復活させる必要はない。

次にＭＰＵ１ｄが割込み処理中に他の割込みが発生した
場合は、Ｍ　Ｐ　Ｕ　１　ｃにより割込みが受理される
。Ｍ　Ｐ　Ｕ　１　ｃはスレーブから割込み状態に遷移
し、通常用レジスタ群６を割込み用レジスタ群９に切換
える。この時、ＭＰＵ１ｄの場合と同様にやはリオーバ
ヘッドは発生しない。

通常、割込みは最後に受理された方から終了していくが
、この場合、並行処理されるためにＭＰＵ１ｄ側の割込
みが先に終了することが考えられるが、ＭＰＵ１ｄが先
にスレーブに復帰するだけで特に障害になる問題は起こ
らない。

以上、本発明の並行処理ＭＰＵを説明したが、全く同様
にして四重割込みまで同時に処理することが可能である
。

（発明の効果） 以上説明して明らかなように本発明は、即座に割込みの
受理が実行され、その間、全〈従来の通常用プログラム
の処理に悪影響を与えないで、高速応答性を実現するこ
とが可能な並行処理ＭＰＵであり、また、最大４つまで
のマスタスレーブ方式のプログラム処理が可能となるた
め、実施してシステムの信頼度を大いに向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は第
１図の実行に用いるＭＰＵのレジスタ群の構成図、第３
図は従来例の構成図、第４図は第３＠の構成に用いるＭ
ＰＵのレジスタ群の構成図である。 １、ｌａ、ｌｂ、ｌｃ、ｌｄ−マイクロプロセッサ（Ｍ
　Ｐ　Ｕ）、　２　・・・　ＲＯＭ、　３・・・ＲＡＭ
、　４　・・・インタフェース（Ｉｌｏ）、　５　・・
・バス（ＢＵＳ）、　　６　・・・通常用レジスタ群、
　７，８．９，１０・・・割込み用レジスタ群。 第 図

Claims (1)

【特許請求の範囲】
1. 複数のマイクロプロセッサの少なくとも一部において、
   同一の記憶装置または入出力装置を同一アドレス空間に
   共有し、かつ、それぞれのマイクロプロセッサは通常動
   作用レジスタ群と割込み専用のレジスタ群とを有し、通
   常動作用レジスタ群は上記複数のマイクロプロセッサに
   より共有され、割込み専用レジスタ群は各マイクロプロ
   セッサに独立して専用に設けられていることを特徴とす
   る並行処理マイクロプロセッサ。