JP2601359B2 - 並行処理マイクロプロセッサ - Google Patents
並行処理マイクロプロセッサInfo
- Publication number
- JP2601359B2 JP2601359B2 JP5510190A JP5510190A JP2601359B2 JP 2601359 B2 JP2601359 B2 JP 2601359B2 JP 5510190 A JP5510190 A JP 5510190A JP 5510190 A JP5510190 A JP 5510190A JP 2601359 B2 JP2601359 B2 JP 2601359B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- register group
- mpu
- microprocessors
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ（以下、MPUと略す）
を用いる例えば情報処理システムにおいて、複数のMPU
により同一のアドレス空間を並行制御することによっ
て、あるいは割込み専用のレジスタ群を設けて、割込み
時等の応答性を改善しリアルタイムのOS（オペレーティ
ング・システム）に適応して良好なシステムを構築する
MPUに関する。
を用いる例えば情報処理システムにおいて、複数のMPU
により同一のアドレス空間を並行制御することによっ
て、あるいは割込み専用のレジスタ群を設けて、割込み
時等の応答性を改善しリアルタイムのOS（オペレーティ
ング・システム）に適応して良好なシステムを構築する
MPUに関する。
（従来の技術） 一般にOSの割込み処理は従来、一つのMPU上で処理し
ており、そのため割込みにより計算時間が長引きオーバ
ヘッドを招来する問題があった。
ており、そのため割込みにより計算時間が長引きオーバ
ヘッドを招来する問題があった。
第３図は従来のMPUによる制御システムの構成図、第
４図はそのMPUのレジスタ群６の構成例を示している。
まず、第３図において、１はMPUであり、通常、その制
御プログラムはROM2に格納され、データはRAM3に蓄えら
れる。また外部機器との接続はインタフェース（I/O）
４を介して行なわれ、MPU1との間はバス（BUS）５によ
り接続されている。
４図はそのMPUのレジスタ群６の構成例を示している。
まず、第３図において、１はMPUであり、通常、その制
御プログラムはROM2に格納され、データはRAM3に蓄えら
れる。また外部機器との接続はインタフェース（I/O）
４を介して行なわれ、MPU1との間はバス（BUS）５によ
り接続されている。
このような構成において、通常、MPU1は汎用の処理プ
ログラムをROM2から読みだして順次処理を実行していく
が、そこでタイマー等によりMPU1に割込みが発生した場
合、MPU1は割込み処理のために、まず、レジスタ群６
（第４図）の内容をRAM3に待避させ、割込み状態に遷移
するとともに他の割込みを拒否し、同時に割込み処理プ
ログラムをROM2から読みだして順次割込みを実行し、そ
の処理が終ると上記RAM3に待避したレジスタ群の内容を
レジスタ群６に復帰させ、それによって通常状態に遷移
する。
ログラムをROM2から読みだして順次処理を実行していく
が、そこでタイマー等によりMPU1に割込みが発生した場
合、MPU1は割込み処理のために、まず、レジスタ群６
（第４図）の内容をRAM3に待避させ、割込み状態に遷移
するとともに他の割込みを拒否し、同時に割込み処理プ
ログラムをROM2から読みだして順次割込みを実行し、そ
の処理が終ると上記RAM3に待避したレジスタ群の内容を
レジスタ群６に復帰させ、それによって通常状態に遷移
する。
このように、従来のMPUでは割込みの発生から割込み
処理終了までに、汎用プログラムにとってオーバヘッ
ド、および割込み処理に要する無駄な時間が存在する。
また割込みのタイミングに関しては、MPU1は割込みの発
生を受理した時点で実行中の命令の処理を実行後、すべ
てのパイプライン制御の情報を破棄して割込み処理に移
行する。したがって実行中の命令が、たとえば割算等の
多大のステップを要する命令であった場合、割込み処理
に移行する迄に少なからずの時間がかかり、また復帰時
にはパイプラインの組立から処理しなければならない。
したがってプログラムはそのような最悪の事態発生を考
慮して構成しなければならず、また、割込み処理中は他
の一般の割込みを受理せず、複数の割込みが一時に重な
って発生するような場合の応答性を考慮してプログラム
を構成しなければならなかった。
処理終了までに、汎用プログラムにとってオーバヘッ
ド、および割込み処理に要する無駄な時間が存在する。
また割込みのタイミングに関しては、MPU1は割込みの発
生を受理した時点で実行中の命令の処理を実行後、すべ
てのパイプライン制御の情報を破棄して割込み処理に移
行する。したがって実行中の命令が、たとえば割算等の
多大のステップを要する命令であった場合、割込み処理
に移行する迄に少なからずの時間がかかり、また復帰時
にはパイプラインの組立から処理しなければならない。
したがってプログラムはそのような最悪の事態発生を考
慮して構成しなければならず、また、割込み処理中は他
の一般の割込みを受理せず、複数の割込みが一時に重な
って発生するような場合の応答性を考慮してプログラム
を構成しなければならなかった。
（発明が解決しようとする課題） 以上のように、従来のMPUでは割込みによるオーバヘ
ッドが大きく、割込みが多い場合は汎用プログラムは殆
ど実行できない事態を生じ、あるいは割込み受理におい
ては常に最悪のケースを考慮してプログラムするという
問題点があった。
ッドが大きく、割込みが多い場合は汎用プログラムは殆
ど実行できない事態を生じ、あるいは割込み受理におい
ては常に最悪のケースを考慮してプログラムするという
問題点があった。
本発明は上述従来の処理の問題点を排除するMPUの提
供を目的としている。
供を目的としている。
（課題を解決するための手段） 本発明は前記目的を、マスター・スレーブ方式によっ
て動作する複数のマイクロプロセッサと、前記複数のマ
イクロプロセッサにより共有される通常動作用レジスタ
群と、前記複数のマイクロプロセッサと１対１に対応す
る複数の割込み用レジスタ群とを備え、割込み動作が発
生しないときには、前記複数のマイクロプロセッサは前
記通常レジスタ群により動作し、割込み動作が発生した
ときには、前記複数のマイクロプロセッサのうちでスレ
ーブとして動作しているマイクロプロセッサの少なくと
も１つが、対応する割込み用レジスタ群で動作し、かつ
前記スレーブとして動作しているマイクロプロセッサが
割込み用レジスタ群により動作するのと並行して、割込
み用レジスタ群で動作しているマイクロプロセッサを除
く前記複数のマイクロプロセッサは通常動作用レジスタ
群により動作するようにした並行処理マイクロプロセッ
サによって達成する。
て動作する複数のマイクロプロセッサと、前記複数のマ
イクロプロセッサにより共有される通常動作用レジスタ
群と、前記複数のマイクロプロセッサと１対１に対応す
る複数の割込み用レジスタ群とを備え、割込み動作が発
生しないときには、前記複数のマイクロプロセッサは前
記通常レジスタ群により動作し、割込み動作が発生した
ときには、前記複数のマイクロプロセッサのうちでスレ
ーブとして動作しているマイクロプロセッサの少なくと
も１つが、対応する割込み用レジスタ群で動作し、かつ
前記スレーブとして動作しているマイクロプロセッサが
割込み用レジスタ群により動作するのと並行して、割込
み用レジスタ群で動作しているマイクロプロセッサを除
く前記複数のマイクロプロセッサは通常動作用レジスタ
群により動作するようにした並行処理マイクロプロセッ
サによって達成する。
（作 用） 本発明は前記手段により、複数のマイクロプロセッサ
において割込み動作が発生しないときには、あるマイク
ロプロセッサがマスターとなり、他のマイクロプロセッ
サがスレーブとなって通常レジスタ群により動作して、
汎用プログラムがそのまま実行され、また割込み動作が
発生すると、スレーブとして動作しているマイクロプロ
セッサの１つがそれに対応する割込み用レジスタ群によ
り割込み処理を実行し、同時に他のマイクロプロセッサ
は通常動作用レジスタにより動作するため、割込み処理
がオーバーヘッド無しに汎用プログラムの実行に並行し
て即座に実行されることになり、割込み受理の最悪ケー
スを全く考慮する必要がなくOS処理がリアルタイムで可
能になる。
において割込み動作が発生しないときには、あるマイク
ロプロセッサがマスターとなり、他のマイクロプロセッ
サがスレーブとなって通常レジスタ群により動作して、
汎用プログラムがそのまま実行され、また割込み動作が
発生すると、スレーブとして動作しているマイクロプロ
セッサの１つがそれに対応する割込み用レジスタ群によ
り割込み処理を実行し、同時に他のマイクロプロセッサ
は通常動作用レジスタにより動作するため、割込み処理
がオーバーヘッド無しに汎用プログラムの実行に並行し
て即座に実行されることになり、割込み受理の最悪ケー
スを全く考慮する必要がなくOS処理がリアルタイムで可
能になる。
（実施例） 以下、本発明を図面に用いて詳細に説明する。
第１図は本発明の一実施例による制御システムの構成
図、第２図は第１図の構成に用いるMPUのレジスタ群の
構成図で、両図で前述した第３図または第４図の構成と
同一または同等機能の部位は同じ符号を以て示してお
り、第１図で1a,1b,1cおよび1dはそれぞれMPUである。
図、第２図は第１図の構成に用いるMPUのレジスタ群の
構成図で、両図で前述した第３図または第４図の構成と
同一または同等機能の部位は同じ符号を以て示してお
り、第１図で1a,1b,1cおよび1dはそれぞれMPUである。
MPU1aは通常用レジスタ群６と、割込み用レジスタ群
７を有し（第２図）、またMPU1bはMPU1aと兼用の通常用
レジスタ群６と、割込み用レジスタ群８とを有してい
る。同様にMPU1c,MPU1dも兼用の通常用レジスタ群６と
割込み用レジスタ群９または10を有している。
７を有し（第２図）、またMPU1bはMPU1aと兼用の通常用
レジスタ群６と、割込み用レジスタ群８とを有してい
る。同様にMPU1c,MPU1dも兼用の通常用レジスタ群６と
割込み用レジスタ群９または10を有している。
通常用レジスタ群６はMPU1aないしMPU1dについて１枚
であり、通常はMPU1aがマスターとなりMPU1bないしMPU1
dがスレーブとなって動作する。
であり、通常はMPU1aがマスターとなりMPU1bないしMPU1
dがスレーブとなって動作する。
このようなマスター・スレーブ方式の複数のMPU1a〜1
dを有する並行処理MPU構成において、汎用プログラムが
MPU1aないしMPU1dにおいて実行中に割込みが発生したと
すると、割込み優先度がMPU1a＜MPU1b＜MPU1c＜MPU1dで
あるとすると、第１の割込みはMPU1dによって処理され
る。
dを有する並行処理MPU構成において、汎用プログラムが
MPU1aないしMPU1dにおいて実行中に割込みが発生したと
すると、割込み優先度がMPU1a＜MPU1b＜MPU1c＜MPU1dで
あるとすると、第１の割込みはMPU1dによって処理され
る。
MPU1dはスレーブから割込み状態に遷移し、通常用レ
ジスタ群６を割込み用レジスタ群10に切換える。それに
より割込み処理は割込み用レジスタ群10により実行され
るため、通常用レジスタ群６の待避動作はなく、したが
ってオーバヘッドは発生しない。また、MPU1dは命令の
実行中、または切換わり中に拘らず即座に、すべてのパ
イプラインを放棄し割込み処理動作に移行する。
ジスタ群６を割込み用レジスタ群10に切換える。それに
より割込み処理は割込み用レジスタ群10により実行され
るため、通常用レジスタ群６の待避動作はなく、したが
ってオーバヘッドは発生しない。また、MPU1dは命令の
実行中、または切換わり中に拘らず即座に、すべてのパ
イプラインを放棄し割込み処理動作に移行する。
それによって割算等の多大なステップを必要とする命
令の実行終了待ちによる割込み処理の遅延は全く発生す
ることはない。このとき、MPU1aないしMPU1cは通常処理
用プログラムを実行するため、その時点では通常処理用
プログラムと割込み処理が並行して実行され、したがっ
て割込みによる汎用プログラムが実行されないという問
題点は全く無い。
令の実行終了待ちによる割込み処理の遅延は全く発生す
ることはない。このとき、MPU1aないしMPU1cは通常処理
用プログラムを実行するため、その時点では通常処理用
プログラムと割込み処理が並行して実行され、したがっ
て割込みによる汎用プログラムが実行されないという問
題点は全く無い。
次に、MPU1dの割込み処理が終ると、直ちにMPU1dは割
込み用レジスタ群10を通常用レジスタ群６に切換える。
その後、パイラインをMPU1aないしMPU1cと同じに構築さ
れた時点でスレーブとして復帰する。この間の通常用レ
ジスタ群６の変化は、MPU1aによって実質的に書換えら
れているので特に復活させる必要はない。
込み用レジスタ群10を通常用レジスタ群６に切換える。
その後、パイラインをMPU1aないしMPU1cと同じに構築さ
れた時点でスレーブとして復帰する。この間の通常用レ
ジスタ群６の変化は、MPU1aによって実質的に書換えら
れているので特に復活させる必要はない。
次にMPU1dが割込み処理中に他の割込みが発生した場
合は、MPU1cにより割込みが受理される。MPU1cはスレー
ブから割込み状態に遷移し、通常用レジスタ群６を割込
み用レジスタ群９に切換える。この時、MPU1dの場合と
同様にやはりオーバヘッドは発生しない。
合は、MPU1cにより割込みが受理される。MPU1cはスレー
ブから割込み状態に遷移し、通常用レジスタ群６を割込
み用レジスタ群９に切換える。この時、MPU1dの場合と
同様にやはりオーバヘッドは発生しない。
通常、割込みは最後に受理された方から終了していく
が、この場合、並行処理されるためにMPU1d側の割込み
が先に終了することが考えられるが、MPU1dが先にスレ
ーブに復帰するだけで特に障害になる問題は起こらな
い。
が、この場合、並行処理されるためにMPU1d側の割込み
が先に終了することが考えられるが、MPU1dが先にスレ
ーブに復帰するだけで特に障害になる問題は起こらな
い。
以上、本発明の並行処理MPUを説明したが、全く同様
にして四重割込みまで同時に処理することが可能であ
る。
にして四重割込みまで同時に処理することが可能であ
る。
（発明の効果） 以上説明して明らかなように本発明は、即座に割込み
の受理が実行され、その間、全く従来の通常用プログラ
ムの処理に悪影響を与えないで、高速応答性を実現する
ことが可能な並行処理MPUであり、また、MPU設置数に応
じた数のマスター・スレーブ方式のプログラム処理が可
能となるため、実施してシステムの信頼度を大いに向上
できる。
の受理が実行され、その間、全く従来の通常用プログラ
ムの処理に悪影響を与えないで、高速応答性を実現する
ことが可能な並行処理MPUであり、また、MPU設置数に応
じた数のマスター・スレーブ方式のプログラム処理が可
能となるため、実施してシステムの信頼度を大いに向上
できる。
第１図は本発明の一実施例の構成を示す図、第２図は第
１図の実行に用いるMPUのレジスタ群の構成図、第３図
は従来例の構成図、第４図は第３図の構成に用いるMPU
のレジスタ群の構成図である。 1,1a,1b,1c,1d……マイクロプロセッサ（MPU）、２……
ROM、３……RAM、４……インタフェース（I/O）、５…
…バス（BUS）、６……通常用レジスタ群、7,8,9,10…
…割込み用レジスタ群。
１図の実行に用いるMPUのレジスタ群の構成図、第３図
は従来例の構成図、第４図は第３図の構成に用いるMPU
のレジスタ群の構成図である。 1,1a,1b,1c,1d……マイクロプロセッサ（MPU）、２……
ROM、３……RAM、４……インタフェース（I/O）、５…
…バス（BUS）、６……通常用レジスタ群、7,8,9,10…
…割込み用レジスタ群。
Claims (1)
- 【請求項１】マスター・スレーブ方式によって動作する
複数のマイクロプロセッサと、 前記複数のマイクロプロセッサにより共有される通常動
作用レジスタ群と、 前記複数のマイクロプロセッサと１対１に対応する複数
の割込み用レジスタ群と、 を備え、 割込み動作が発生しないときには、前記複数のマイクロ
プロセッサは前記通常レジスタ群により動作し、 割込み動作が発生したときには、前記複数のマイクロプ
ロセッサのうちでスレーブとして動作しているマイクロ
プロセッサの少なくとも１つが、対応する割込み用レジ
スタ群で動作し、かつ前記スレーブとして動作している
マイクロプロセッサが割込み用レジスタ群により動作す
るのと並行して、割込み用レジスタ群で動作しているマ
イクロプロセッサを除く前記複数のマイクロプロセッサ
は通常動作用レジスタ群により動作するようにしたこと
を特徴とする並行処理マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5510190A JP2601359B2 (ja) | 1990-03-08 | 1990-03-08 | 並行処理マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5510190A JP2601359B2 (ja) | 1990-03-08 | 1990-03-08 | 並行処理マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257565A JPH03257565A (ja) | 1991-11-18 |
| JP2601359B2 true JP2601359B2 (ja) | 1997-04-16 |
Family
ID=12989359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5510190A Expired - Lifetime JP2601359B2 (ja) | 1990-03-08 | 1990-03-08 | 並行処理マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601359B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518338A (ja) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも２つの実施ユニットを有する計算機システムにおける切替え方法および装置 |
-
1990
- 1990-03-08 JP JP5510190A patent/JP2601359B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518338A (ja) * | 2004-10-25 | 2008-05-29 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 少なくとも２つの実施ユニットを有する計算機システムにおける切替え方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257565A (ja) | 1991-11-18 |
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