JPH06175859A - プロセッサ応用装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、発生する割り込みの処理を正
常に実施でき、システム設計の自由度を高めることがで
きるようにすることにある。 【構成】プロセッサ 13 に対し、割込み要求を周期的に
生ずる周辺回路を複数接続すると共に、前記プロセッサ
にはこれら周辺回路から割込み要求が発生すると通常の
処理を中断させてこの割込みに対する処理実行に移らせ
ると共に同一周辺回路からの割込み要求は次の割込み要
求発生までの間に実施させる必要のあるシステムにおい
て、前記各周辺回路11a 〜11c ，12a 〜12c の割込み要
求発生周期のタイミングを互いに設定量、異ならせるよ
うに制御するタイミング制御手段16を設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサ(CP
U) とこのCPU に設けた相異なる複数系統のシステムバ
スにそれぞれ接続される割込み回路その他の、周辺回路
から構成されるコンピュ−タ応用システムに関わり、特
にCPU に対する複数割込みについての正常な処理を行う
ことができるようにしたコンピュ−タ応用装置に関す
る。

【０００２】

【従来の技術】近年、半導体技術の著しい発展に伴い、
マイクロプロセッサを制御の中枢として使用するマイク
ロコンピュ−タ応用システムが広く使用されるようにな
った。そして、マイクロコンピュ−タ応用システムにお
いては、周辺回路を多数付加し、メインプログラムによ
る制御等の実施中に、必要に応じてこれらの周辺回路に
おける割込み処理を実施するような応用が極めて多い。
そこで、マイクロプロセッサ(CPU) と、このCPU に対し
て割込みを発生する相異なる２系統の周辺回路から構成
されるコンピュ−タシステムを考えてみる。

【０００３】一般に、この種のシステムはCPU には、メ
インの処理を実施するためのメインプログラムと、割込
み処理のための割込み処理プログラムを持たせており、
CPUはメインプログラム実行中、周辺回路からの割込み
要因発生に伴う割込み要求発生に応じて割込み処理プロ
グラムを実行するが、そのとき、割込み処理プログラム
自体の実行時間に加えて、レジスタのスタック退避や割
込み処理プログラム格納エリアのベクトル読出し等、割
込み処理移行の前の準備に要する分の時間が必要にな
る。

【０００４】更に、割込み発生要因が複数に及ぶとき、
１系統の割込み処理に要する時間をTiとすると、例え
ば、割込み要因が２系統であれば各々の割込み発生に応
じてCPU は少なくとも2Ti の処理時間を必要とすること
になる。

【０００５】そして、ある割込み要因の処理に入る前
に、これと同一の割込み要因が発生してしまった場合
は、同一割込み要因が重なるかたちとなるので、後の割
込み要因については受け付けられず、後のものに対する
割込み処理は実施不可能となってしまう。

【０００６】従って、各系統の割込み発生が最も短い時
間間隔で連続的に発生する場合におけるその発生周期を
Ｔとすると、発生した全ての割込み要求に対して正常に
割込み処理を実施できるようにするには Ti ＜ T/2 …(1) なる条件を満たす必要があり、Tiが T/2に近付く程、CP
U の通常処理（非割込み処理）が時間的に圧迫されるこ
とになる。

【０００７】また、例えば、CPU が時間的に長い命令
（実行時間が長くかかる命令）の実行中であったり、割
込みがマスクされていた場合、その発生した割込みの処
理開始までの時間が遅れることになり、結果的にCPU の
通常処理部や割込み処理部設計時における各プログラム
に対する時間的制約が厳しくなる。

【０００８】すなわち、このような最悪条件での割込み
に対しても対応できるようにするためには、CPU の通常
処理におけるプログラムの工夫や、機能の制約、割込み
回路数の制限、割込み処理プログラムの工夫等と云った
ことが必要となり、思うようなシステム構成がとり難
く、また、高速な素子の使用が必要となるなど、ハード
ウェアとしてのコストアップも伴う。

【０００９】一例をあげてみる。今、２系統の割込みが
周期Ｔで連続的に発生し、且つ、両者の発生周期のタイ
ミングに何等の相互関係も設定されていない場合を図６
を参照して考えて見る。

【００１０】図６(a) および(b) は割込み発生要因の割
込みタイミングを示し、また、図６(c) および(d) はそ
れに対するCPU の応答処理の状況を示しており、各応答
処理の対応する割込み発生の要因の符号に「´」あるい
は「”」を付して各割込み発生要因と各応答処理の対応
関係がわかるように示してある。

【００１１】今、第１の系統の割込み発生要因である
「割込み要求１の系統」から１ａ，〜１ｄのタイミング
で、また、第２の系統の割込み発生要因である「割込み
要求２の系統」から２ａ，〜２ｄのタイミングで割込み
要求が発生したとする。この場合、この発生した割込み
要求１ａ，２ａ，１ｂ，２ｂ，…に対してCPU が比較的
早く、１ａ´，２ａ´，１ｂ´，２ｂ´，…のように割
込み処理（応答）を行ったときは、それぞれの割込み要
求に対して取りこぼしがない。

【００１２】しかし、図６(d) に示すように、初めの割
込み要求１ａの発生に対する処理開始が、割込み要求の
発生周期に近いTd分だけ遅れたとすると、この場合、割
込み要求１ａ，２ａに対する処理を行っている間に次の
割込み要求１ｂ，２ｂが出現し、割込み要求１ｂに対す
る処理実施中に、割込み要求１ｃ，２ｃが発生してしま
う。

【００１３】この状態ではまだ良いが、さらにTdが伸び
たとすると、割込み要因が溜まった状態で、周期遅れの
割込みの処理を行う結果となり、同一の割込み要因が２
つ以上溜まった状態になったときは、その溜まった割込
み要因に対しては最初のもののみが受け付けられて処理
されることになって、最新の割込み要求は無視されるこ
とになる。従って、このような状態では割込み要求に正
常に対応できないことになる。

【００１４】つまり、ある割込み要因発生に対して、正
常に対応させる場合は、応答処理開始までの遅延時間を
Td、割込み要求に対する処理時間をTiとすると、 Td＋ 3Ti ＜ 2T …(2) Td ＜ 2T − 3Ti …(3) なる条件を満たす必要があり、この遅延時間Tdよりも割
込み処理開始が遅れたときは、同一の割込み要因発生が
重なる結果、古い方に対する応答が不可能となる。

【００１５】そして、例えば、割込み処理時間TiがT/2
に近い値のときは、およそ Td ＜ T/2 …(4) でなければならない。

【００１６】つまり、式(2) は次のことを示している。
図６を参照して説明すると、第１系統の割込み要求1a，
第２系統の割込み要求2aの発生によりTdだけ遅れて、ま
ず初めに1aに対する処理を行い(1a") 、次に2aに対する
処理を行う(2a") 。そして、1aに対する処理が終った段
階では1bに対する受付けが可能になっており、タイミン
グ的には1bと2bは同時発生であるから、1bと2bの発生時
点で2a処理に入っていれば2bに対する受付けも可能にな
っている。

【００１７】しかし、TdがT に近いとし、TiがT/2 に近
いとすると、1bに対する処理(1b")を実施する時点では1
cと2cの発生時点に入っており、1bに対する処理(1b")
を実施中であることから、1cに対する受付けは可能であ
るものの、2bに対する処理は未だであるから、2cに対す
る受付けはされない。

【００１８】それ故、1a" ，2a" ，1b" までの処理完了
に要する時間とTdが問題となり、従って、このことを示
す式(2) は1a" ，2a" ，1b" の処理時間がそれぞれTiで
あるので、左辺はTd＋ 3Tiと置くことができ、右辺は2c
発生までの周期である 2T と置き、左辺は右辺の値より
小さくする必要があると云うことで、Td＋ 3Ti＜ 2Tと
置けることになる。式(3) はこれを変形したもので、こ
れより式(4) なる条件が導ける。

【００１９】

【発明が解決しようとする課題】このように、CPU と、
このCPU に対して割込みを発生する相異なる複数の周辺
回路等を持つコンピュ−タシステムを考えてみると、こ
の種のシステムはメインの処理を実施するためのメイン
プログラムと、割込み処理のための割込み処理プログラ
ムを有しており、CPU はメインプログラム実行中、周辺
回路からの割込み要因発生に伴う割込み要求発生に応じ
て割込み処理プログラムを実行するが、そのとき、割込
み処理プログラム自体の実行時間に加えて、レジスタの
スタック退避や割込み処理プログラム格納エリアのベク
トル読出し等、割込み処理移行の前の準備に要する分の
時間が必要になる。

【００２０】更に、割込み発生要因が時期的に複数重な
るとき、１つの系統当たりの割込み処理に要する時間を
Tiとした場合、割込み発生要因が２系統であれば各々の
割込み発生に応じてCPU は少なくとも2Ti の処理時間を
必要とすることになり、各系統の割込み発生が最も短い
時間間隔で連続的に発生するときの、その周期をＴとす
ると、Ti＜ T/2なる関係が生じ、Tiが T/2に近付く程、
CPU の通常処理（非割込み処理）が時間的に圧迫される
ことになる。

【００２１】また、例えば、CPU が時間的に長い命令の
実行中であったり、割込みがマスクされていた場合、割
込み要因発生に対する処理開始までの時間が遅れること
になり、同一の割込み要求が溜まってしまうと、新しい
方が無視される形となるので、最悪条件を考えると、ど
の割込み要求に対しても、正常に応答させるようにする
ためには、システムの設計にあたり、CPU の動作速度
や、CPU に実施させる通常処理部や割込み処理部等の各
プログラムの実行時間に対する制約が厳しくなり、プロ
グラムやハードウェアの設計が難しくなって設計の自由
度も無くなると云う問題がある。

【００２２】そこで、この発明の目的とするところは、
プロセッサに対し、割込み要求を周期的に生ずる周辺回
路を複数接続すると共に、前記プロセッサにはこれら周
辺回路から割込み要求が発生すると通常の処理を中断さ
せてこの割込み対する処理実行に移らせるようにしたシ
ステムにおいて、発生する割り込みの処理を正常に実施
でき、しかも、システムの設計の自由度を高めることが
できるようになり、且つ、システムのコストダウンを図
ることができるプロセッサ応用装置を提供することにあ
る。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成する。すなわち、プロセッ
サに対し、割込み要求を周期的に生ずる周辺回路を複数
接続すると共に、前記プロセッサにはこれら周辺回路か
ら割込み要求が発生すると通常の処理を中断させてこの
割込みに対する処理実行に移らせると共に同一周辺回路
からの割込み要求は次の割込み要求発生までの間に実施
させる必要のあるシステムにおいて、前記各周辺回路の
割込み要求発生周期のタイミングを互いに設定量、異な
らせるように制御するタイミング制御手段を設けて構成
する。

【００２４】

【作用】このような構成の本装置は、周辺回路からプロ
セッサに与えるそれぞれの割込み要求が周期的になる場
合、これら相異なる割込み要求発生のタイミング関係を
予め設定した量だけ異ならせるようにしたことで、同一
の割込み要求が次に到来しないうちに、その割込み要求
に対する処理を開始する必要があるときに、その処理開
始までの許容され得る遅延時間を長くすることができる
ようになる。

【００２５】以上、詳述したように、本発明は相異なる
割込み要求発生のタイミング関係を予め設定した位相
分、互いにずらすようにすることで、各々の割込み要求
に対するプロセッサ側での処理開始までの遅延許容時間
Tdに関する制約事項を緩和できるようにしたものであ
り、割り込み要求が一定の時間間隔で周期的に発生する
可能性があり、なおかつプロセッサは必ずその周期内で
応答処理を行うと云う条件を満たす必要があるシステム
において、本発明によれば、例えば、ｎ系統の割込み要
求において、各系統の割込み要求発生周期をその1/n ず
つ相対的にずらすようにすることで、割込み要求に対す
る応答開始までの許容され得る遅れ時間を大幅に延ばす
ことができるようになり、その結果、プロセッサ側にお
いては通常処理部（非割り込み処理プログラム）の処理
時間に関する制約が大幅に緩和され、ソフトウェア設計
時に考慮すべき多くの問題点を解決できる。

【００２６】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。

【００２７】図１は本発明の１実施例を示すブロック図
であり、マルチプロセッサにより構成したＰＢＸ（構内
交換機）システムの１部を示すものである。図中11a ，
11b… …12a ，12b はポートプロセッサであり、これ
らポートプロセッサ11a ，11b … …12a ，12b …は実
端末とのインタフェ−スを提供するためのプロセッサ群
であって、実端末あるいは実回線が接続される。

【００２８】また、ポートプロセッサ11a ，11b … …
12a ，12b …はそれぞれ自己において実行されるインタ
フェ−スの処理プログラムを持ち、このプログラムの実
行によって割込み要求を発生することができる。

【００２９】LCPU 13 はシステムの制御の中枢を担うプ
ロセッサ（ローカル制御プロセッサ）であって、一定数
のポートプロセッサと接続され、それらをグループ化
し、データ授受の制御等を行う。更に１つのLCPU 13 に
属するポートプロセッサは半数づつで１グループを形成
し、図に示すように各々システムバス14，15によってLC
PU 13 と接続される。

【００３０】LCPU 13 とポートプロセッサ11a ，11b …
…12a ，12b …との間の関係はLCPU 13 がマスタ、ポ
ートプロセッサ11a ，11b … …12a ，12b …がスレー
ブとなり、スレーブからマスタへのデータ転送はマスタ
に対して割込みを発生することにより行う。

【００３１】システムバス14，15上のデータハイウェイ
は図２に示すように、１フレームが125 μｓ周期で構成
されており、１フレームはさらに８タイムスロットに分
割される。このタイムスロットは時分割スイッチ16の制
御により形成されるが、このとき、時分割スイッチ16は
システムバス14とシステムバス15上ではそれぞれのデー
タハイウェイにおける１フレームのタイミングは位相が
一致しないよう、所定量（例えば、１フレームの半分）
ずらすようにタイミング制御するものとする。そして、
ポートプロセッサ11a ，11b … …12a ，12b …は、そ
れぞれに割り当てられているデータハイウェイ上の１タ
イムスロットを使用してLCPU 13 にデータを送信する。

【００３２】本システムでは１フレーム中に有効なデー
タが存在したときは、この伝送に先駆けてLCPU 13 に対
する割込みを発生し、LCPU 13 はこれに対する応答であ
る割込み処理においてデータを受信する構成としてあ
る。さらに本システムが対象とするものは、ポートプロ
セッサ11a ，11b … …12a ，12b …からの割込み要求
に対しては、応答処理を遅らせることはできず、必ずそ
の周期内で応答処理をする必要があるものとする。

【００３３】図１に示すように、本実施例ではポートプ
ロセッサは２つのグループに分けてあり、各々グループ
別に異なる１つのデータハイウェイに接続されるため、
LCPU13 は２系統からの割込み要求を処理する必要があ
る。そこで、本システムではシステムバス14，15におけ
るデータハイウェイによって伝送される各フレームがバ
ス毎に1/2 フレームの期間だけずれるようにしてあり、
そのために、各ポートプロセッサ11a ，11b … …12a
，12b …には伝送データを一時保持するバッファメモ
リをそれぞれ用意し、各ポートプロセッサ11a，11b …
…12a ，12b …ではLCPU 13 に対する伝送データは一
旦、このバッファメモリに蓄え、自己に割り当てられた
タイムスロットを使用して割込み要求を発生すると共
に、LCPU 13 における割込み処理実施よるポートプロセ
ッサへのデータ転送要求に従って自己のバッファメモリ
に蓄えた伝送データを読出して伝送するものとする。次
に上記構成の本システムの作用を説明する。

【００３４】対象とするシステムは、システムバス14，
15上のデータハイウェイは図２に示すように、１フレー
ムが125 μｓ周期で構成されており、１フレームはさら
に８タイムスロットに分割される。時分割スイッチ16の
機能により、システムバス14と15では、そのデータハイ
ウェイにおけるタイムスロットは、フレーム周期で半周
期分、互いに位相がずれるように制御されている。

【００３５】そして、各ポートプロセッサ11a ，11b …
…12a ，12b …は、データハイウェイ上の各々自己に
割り当てられている特定の１タイムスロットを使用して
LCPU13 にデータを送信する。

【００３６】各ポートプロセッサ11a ，11b … …12a
，12b …は１フレーム中に有効なデータが存在すると
きは、LCPU 13 に対する割込みを発生し、これを受けて
LCPU 13 は割込み処理においてデータを受信する。

【００３７】本システムは、LCPU 13 では、ポートプロ
セッサ11a ，11b … …12a ，12b…からの割込み要求
に対して、応答処理を遅らせることはできず、必ずその
周期内で応答処理をする必要があるものを対象とする。

【００３８】そして、図１に示すように、ポートプロセ
ッサは２つのグループに分けてあり、各々グループ別に
異なる１つのデータハイウェイに接続されるため、LCPU
13は２系統からの割込み要求を処理する必要がある。

【００３９】そこで、本システムでは、割込み発生要因
のタイミングを図３の(a) ，(b) に示すように、一定間
隔（例えば、フレーム周期で半周期分）だけずらすよう
に設定する。これは時分割スイッチ16により制御するこ
とで行い、その結果、システムバス14と15では、そのデ
ータハイウェイにおけるタイムスロットは、フレーム周
期で半周期分、互いに位相がずれるように制御される。

【００４０】LCPU 13 に対して割込みを発生する回路グ
ループは２系統に分けてあり、フレーム周期で半周期
分、互いに位相をずらしてあるので、一方の系統のデー
タハイウェイで割込み要求が発生してから、他方の系統
のデータハイウェイで割込み要求が発生するまでに、フ
レーム周期で半周期分のずれが確保できる。つまり、こ
のことは次のような結果をもたらす。

【００４１】図３を参照して説明すると、第１系統の割
込み要求1aの発生によりTdだけ遅れて、まず初めに1aに
対する処理を行い(1a') 、1aの発生よりT/2 だけ遅れて
2aが発生するので、次に2aに対する処理を行う(2a') 。
そして、1aに対する処理が終った段階では1bに対する受
付けが可能になっており、タイミング的には1bと2bはT/
2 だけ遅れて発生するから、1bの発生時点で2a処理に入
っていれば2bに対する受付けも可能になっている。

【００４２】ここでTdがT に近いとし、TiがT/2 に近い
としても、1bに対する処理(1b') を実施する時点では1c
の発生時点に入っているが、2cの発生時点には入ってい
ない。そして、2bに対する処理(2b') を実施中に2cが発
生することから、2cに対する受付けもできる。それ故、
1a' ，2a' ，1b' ，2b' ，1c' ，2c' までの処理は問題
なく可能である。

【００４３】そこで、従来と同様、「割込み要求１の系
統」での２周期分の時間内において、処理可能な条件を
考える。この間における割込み処理は1a' ，2a' ，1b'
の３つであり、それぞれの処理時間はTiであるから合計
３Tiである。従って、２周期分の時間内における割込み
処理完了にまで許容される時間的な制約事項はTd＋3Ti
となる。

【００４４】そして、この制約事項を示す式は２周期分
について考えてみると、この間の処理制約時間は左辺が
Td＋3Ti 、そして、右辺は「割込み要求１の系統」での
２周期分の時間に「割込み要求２の系統」の余裕分であ
る位相シフト分T/2 を加えてT/2 ＋2Tと置くことができ
る。

【００４５】左辺は右辺の値より小さくする必要がある
と云うことで Td＋3Ti ＜ T/2 ＋2T …(5) であり、これを変形して、 Td ＜ （T/2 ＋2T）−3Ti …(6) 故に Td ＜ （5T/2）−3Ti …(7) と置けることになる。

【００４６】この結果、図３(b) に示すように、初めの
割込み要因に対する応答遅れが周期T に近いTdであり、
割込み要求に対する処理時間TiがT/2 に近い値であった
としても、一方の系統（割込み要求１の系統）と他方の
系統（割込み要求２の系統）はフレーム周期の従来のよ
うな応答不能は起こらず、割込み要因6bに対しても応答
することができ、このときの、応答遅れTdは式(7) のTd
＜ 5T/2 −3Ti なる条件を満たせば良いことになる。

【００４７】従って、例えば、TiがT/2 に近いとき、Td
がフレーム周期Ｔ程度になっても問題ない。つまり、こ
のことは応答開始までの遅延許容時間が従来に比べて２
倍となることを意味する。そのためこれによって、LCPU
13 に実施させる通常プログラム（非割り込みプログラ
ム）の時間的制約も緩和され、プログラムやシステムの
設計時の自由度も増す。

【００４８】具体例により比較してみる。従来方式の場
合では、データハイウェイ14，15によって伝送される各
フレーム（125 μｓ）が位相的に同時に発生させるの
で、割込み要求は図４(a) ，(b) のようにLCPU 13 に対
してほぼ同時に発生するようなタイミングで運用される
ことになるが、このとき、LCPU 13 において割込み要求
処理プログラムの実施に60μｓ程度要すると仮定し、ま
た、初めの割込み要因による割込み要求に対しての処理
開始までに100 μｓ遅れるとすると、初めの割込み要因
による割込み要求に対しての処理が終るまでに160 μｓ
経過することになり、「割込み要求１の系統」の割込み
要求41a と「割込み要求２の系統」の割込み要求42a に
対する応答処理が終るまでに、220 μｓ経過することに
なる。

【００４９】割込み要求41a の処理に入ると、次の割込
み要求41b に対しては対応できる状態にあるので、割込
み要求41b に対する応答までは実施可能である。そこ
で、この分を含めると最初の割込み要因41a から次の割
込み要因41b までの処理終了までの経過時間は220 μｓ
に60μｓを加えて280 μｓとなる。

【００５０】しかし、280 μｓ経過した時点では既に２
フレーム分の期間が終了しており、「割込み要求２の系
統」では割込み要求42b に対する応答処理を開始する前
に次の割込み要求42c が到着している。従って、このと
きは割込み要求42c に対する取りこぼしが発生する。

【００５１】これに対し、本発明方式の場合では図５の
ように、各フレームの周期の半周期分（62.5μｓ）位相
をずらしてあるので、「割込み要求１の系統」の割込み
要求41a と「割込み要求２の系統」の割込み要求42a は
もともと62.5μｓの差があり、割込み要求41a に対する
応答処理が終るまでに160 μｓ経過していても、割込み
要求42a の発生時点から考えると、97.5μｓ経過しただ
けであり、割込み要求42a に対する処理が終了し、「割
込み要求１の系統」の割込み要求41b に対する処理が終
了した時点であっても「割込み要求２の系統」の次の割
込み要求42b が発生した時点から217.5 μｓ経過しただ
けである。これは２フレーム分の周期250 μｓより小さ
く、「割込み要求２の系統」の更に次の割込み要求42c
が発生する前のタイミングである。従って、最初の割込
み要求41a に対する応答処理開始が100 μｓ遅れたとし
ても割込み要因42c に対して応答可である。

【００５２】以上、詳述したように、本発明は相異なる
割込み要求発生のタイミング関係を予め設定した位相
分、互いにずらすようにすることで、各々の割込み要求
に対する処理開始までの遅延許容時間Tdに関する制約事
項を緩和できるようにしたものであり、本発明によれ
ば、２系統の割込み要求において、それぞれの系統にお
いて割込み発生周期が相対的に１／２周期だけずれてい
るので、応答開始までの遅延時間を大幅に延ばすことが
できるようになる。

【００５３】その結果、通常処理部（非割り込み処理プ
ログラム）の処理時間に関する制約が大幅に緩和され、
ソフトウェア設計時に考慮すべき多くの問題点を解決で
きる。

【００５４】尚、本発明は上記し、且つ、図面に示す実
施例に限定することなく、その要旨を変更しない範囲内
で適宜変形して実施し得るものであり、例えば、上記実
施例では割込み要求を発生する回路を２つのグループに
分け、LCPUから見た割込み発生源を２系統としたものを
示したが、ｎ系統（n=1 ，2 ，3 ，4 ，…）とすること
もでき、この場合、各系統におけるフレーム位相差をフ
レーム周期Ｔの1/n ずつに割り付けるようにすると最も
効率的である。

【００５５】

【発明の効果】以上詳述したように本発明によれば、プ
ロセッサに対し、割込み要求を周期的に生ずる周辺回路
を複数接続すると共に、前記プロセッサにはこれら周辺
回路から割込み要求が発生すると通常の処理を中断させ
てこの割込み対する処理実行に移らせるようにしたシス
テムにおいて、前記相異なる割込み要求の発生周期の位
相を互いにずらすようにしたことにより、前記相異なる
割込み要求が周期的に発生しても、割込み要求に対する
応答開始までの許容され得る遅れ時間を大幅に延ばすこ
とができるようになり、この緩和された分、余裕となっ
てこの分、システムの設計の自由度を高めることができ
るようになり、且つ、システムのコストダウンを図るこ
とができるようになるプロセッサ応用装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す概略的なブロック構成
図。

【図２】本システムで使用する伝送フレームの説明をす
るための図。

【図３】本発明システムの作用を説明するためのタイミ
ングチャ−ト。

【図４】本発明システムの効果を具体的に説明するため
のタイミングチャ−ト。

【図５】本発明システムの効果を具体的に説明するため
のタイミングチャ−ト。

【図６】従来例を説明するためのタイミングチャ−ト。

【符号の説明】

11a ，11b ，11c ，〜12a ，12b ，12c 〜…ポートプロ
セッサ 13…LCPU 14，15…システムバス 16…時分割スイッチ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサに対し、割込み要求を周期的
   に生ずる周辺回路を複数接続すると共に、前記プロセッ
   サにはこれら周辺回路から割込み要求が発生すると通常
   の処理を中断させてこの割込みに対する処理実行に移ら
   せると共に同一周辺回路からの割込み要求は次の割込み
   要求発生までの間に実施させる必要のあるシステムにお
   いて、 前記各周辺回路の割込み要求発生周期のタイミングを互
   いに設定量、異ならせるように制御するタイミング制御
   手段を設けて構成することを特徴とするプロセッサ応用
   装置。