JPH01310448A - プロセッサの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 複数のプログラムを並列的に実行する多相シーケンサ型
プロセッサの制御方式に関し、基本クロックを速くする
ことなく各シーケンサの処理速度及び処理効率を向上さ
せることを目的とし、 プログラムの実行状況に応じてレジスタにセットされた
指示情報に基づき、各シーケンサに対するクロック供給
とタロツク供給の停止を制御するように構成する。

［産業上の利用分野１ 本発明は、複数のプログラムを並列的に実行する多相シ
ーケンサ型プロセッサの制御方式に関する。

複数のプログラムを並列的に実行する多相シーケンサ型
プロセッサにあっては、多数のプロセッサを使用したマ
ルチプロセッサシステムに比べ、各シーケンサにより実
行されるプログラムが使用するレジスタ等を共用できる
ため、ハードウェアが少なくて済み、また複数のプログ
ラム相互間での通信がたやすく行なえる等の利点を有す
る。

［従来の技術］ 第５図は従来の多相シーケンサ型プロセッサを２相シー
ケンサを例にとって示した構成図である。

第５図において、１０−１．１０−２はシーケンサであ
り、交互に動作して異なるプログラムを実行する。１２
はシーケンサ１０−１．１０−２により共用されるアキ
ュームレータユニット（以下ｒＡＬＵＪという）である
。

ＡＬＵ１２には第６図に示すように所定周波数の基本ク
ロックが供給され、一方、シーケンサ１０−１．１０−
２には、ＦＦ１８−１．１８−２で１／２に分周された
クロックがＡＮＤゲート２０−１．２０−２で基本クロ
ックとの同期をとることにより交互に供給される。

その結果、シーケンサ１０−１と１０−２は第７図に示
すように、それぞれのプログラム＠ＡＮＤゲート２０−
１．２０−２からのクロックに基づいて交互に実行して
いる。

第８図は従来の多相シーケンサ型プロセッサを一般化し
て示したもので、ＡＬＵ１２は基本クロックにより動作
し、一方、シーケンサ１０−１〜１０−ｎはクロック発
生回路２２−１〜２２−ｎからの動作クロックを受け、
基本クロックをシーケンサ台数ｎで例えば１／ｎに分周
したクロックの供給を順次受け、複数のシーケンサ１０
−１〜１０−ｎが順次動作して各プログラムを実行する
処理を繰り返している。

［発明が解決しようとする課題］ しかしながら、このような従来の多相シーケンサ型プロ
セッサにあっては、マルチプロセッサシステムに比ベハ
ードアエアが少なく且つプログラム間の相互通信がたや
すくできる等の利点を有するが、それぞれのシーケンサ
は同時に動くことができないため、個々のシーケンサに
関しては処理速度が遅いという問題がある。

即ち、従来の多相シーケンサ型プロセッサにあっては、
必るシーケンサにより動かされているプログラムの仕事
が終了すると、通常、このプログラムはアイドル状態と
なり、他のシーケンサ等との通信レジスタのスキャンや
トラップ待ち等の外部からの実行要求を待つ状態となっ
ている。この外部からの実行要求は全てトラップ処理と
することも可能である。

このようなアイドル状態におるシーケンサについても従
来方式におっては、単にトラップ等を待つだけのために
クロックを使用して動作しており、他のシーケンサの処
理速度を遅くする原因となっている。

更に多相シーケンサの内、おるシーケンサ上のプログラ
ムがある時に大きな処理速度を必要とし、別のシーケン
サは処理速度が現状より遅くてもよい処理をしているよ
うな場合にも、従来方式にあっては全てのシーケンサに
同じ処理速度を設定しているため、処理効率が悪いとい
う問題があった。

この問題を解決するためには、基本クロックの速度を速
くすればよいが、クロック速度を速くすると一般にハー
ドウェアが高価となり、また個々のＩＣやＬＳＩ等の性
能限界のためクロック速度の高速化にも限度があり、多
相シーケンサ型プロセッサの高速化は困難であった。

本発明は、このような従来の問題点に光みてなされたも
ので、基本クロックを速くすることなく各シーケンサの
処理速度及び処理効率を向上できるようにした多相シー
ケンサ型プロセッサの制御方式を提供することを目的と
する。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、本発明は、異なるプログラムを実行す
る複数のシーケンサ１０−１〜’１０−ｎと、複数のシ
ーケンサ１０−１〜１０−ｎに共通に使用され基本クロ
ックにより動作するＡＵＵ１２を備えた多相シーケンサ
型プロセッサを対象とする。

このような多相シーケンサ型プロセッサに対し本発明の
制御方式にあっては、各シーケンサ１０−１〜１０−ｎ
のプログラム処理状況に応じてクロック供給とクロック
供給の停止を指示する情報を格納するレジスタ１４と、
レジスタ１４の指示情報に基づいて基本クロックの分周
によるクロック供給又はクロック供給を停止する複数の
シーケンサ１０−１〜１０−ｎ毎に設けたクロック発生
回路１６−１〜１６−〇とを備える。

また、レジスタ１４の指示情報に基づき特定のシーケン
サに対するクロック供給の停止が指示された時には、ク
ロック供給が指示されている他のシーケンサ対し、クロ
ック供給を停止したシーケンサの供給クロックを加算し
て供給することにより、処理速度を早める。

［作用］ このような構成を備えた本発明による多相シーケンサ型
プロセッサの制御方式にあっては、プログラムがある処
理を終了して例えば外部からのトラップ待ち等のアイド
ル処理となっているシーケンサについて、レジスタのセ
ットされた指示情報によりアイドル状態となっているシ
ーケンサに対するクロック供給を停止し、同時にプログ
ラムを実行している他のシーケンサに対しクロック供給
を停止したシーケンサに対するクロックを本来のクロッ
クに加えて供給することで処理速度を早めることができ
る。

また大きな処理速度を必要するプログラムを実行してい
るシーケンサと、処理速度が現状よりも遅くてよいプロ
グラムを実行しているシーケンサが存在する場合には、
レジスタにセットされた指示情報により処理速度が遅く
てもよいシーケンサに対するクロック供給を一時的に停
止して大きな処理速度を必要とするシーケンサに対する
タロツク供給を優先させ、シーケンサのプログラム実行
状況に応じて処理効率を向上させることができる。

［実施例］ 第２図は２相シーケンサを例にとって本発明の一実施例
を示した実施例構成図である。

第２図において、１０−１．１０−２はシーケンサでお
り、それぞれ異なるプログラムを実行する。１２はシー
ケンサ１０−１．１０−２により共有されるＡＬＵであ
り、ＡＬＵ１２は基本クロックＣＬＫＯにより動作され
る。

シーケンサ１０−１に対するクロックＣＬＫＩは通常時
ＦＦ１８−Ｌ　ＡＮＤゲート２４−１゜２６−１、ＯＲ
ゲート３０−１を備えたクロック発生回路で作り出され
る。またシーケンサ１０−２に対するクロックＣＬＫ２
はＦＦ１８−２、ＡＮＤゲート２４−２．２６−２及び
ＯＲゲート３０−２でなるクロック発生回路で作り出さ
れる。

即ち、通常時ジ−ケンサゴＯ−１，１０−２に対するク
ロックＣＬＫＩ　、ＣＬＫ２は、基本クロックＣＬＫＯ
を２分の１に分周したクロックが交互に供給される。

レジスタ１４−１にはシーケンサ１０−１に対するＣＬ
Ｋｌを供給するかクロック供給を停止するかの情報がセ
ットされている。即ちレジスタ１４−１にＩＯＪをセッ
トした時、レジスタ１４−１の出力を反転入力したＡＮ
Ｄゲート２６−１が許容状態となり、ＡＮＤゲート２４
−１からの２分の１に分周したクロックをＯＲゲート３
０−１を介してクロックＡＣＬＫＩとしてシーケンサ１
０−１に供給する。一方、レジスタ１４−１にｒｌＪを
セットした時にはＡＮＤゲート２６−１が禁止状態とな
ってシーケンサ１０−１に対するクロックＣＬＫＩの供
給を停止し、同時にＡＮＤゲート２８−１が許容状態と
なり、ＡＮＤゲート２４−１からのクロックＣＬＫＩを
シーケンサ１０−２側のＯＲゲート３０−２に供給する
ようになる。通常時、このレジスタ１４−１の出力はｒ
ＯＪとなっている。

この点は１０−２側に設けたレジスタ１４−２について
も同様である。

次に第２図の動作を説明する。

今、シーケンサ１０−１．１０−２がそれぞれに与えら
れるクロックＣＬＫＩ　、ＣＬＫ２に基づいて異なるプ
ログラムを実行している状態で例えばシーケンサ１０−
１により動かされているプログラムの処理が終了し、外
部、若しくは他のシーケンサ等からの実行要求を受ける
ためのトラップ待ち、即ちアイドル状態になったとする
。この時、シーケンサ１０−１上のプログラムはレジス
タ１４−１にｒｌＪをセットし、シーケンサ１０−１に
対するクロックＣＬＫ１の供給を停止して自らの処理を
停止する。

ここで、レジスタ１４−１に「１」をセットする方法と
してはレジスタ１４−１に対するストア命令を使用した
り、プロセッサ自体にレジスタ１４−１に「１」をセッ
トする命令を組み込む等の適宜の方法を使用することが
できる。

このようにしてレジスタ１４−１に「１」がセットされ
ると、ＡＮＤゲート２６−１が禁止状態となってシーケ
ンサ１０−１に対するクロックＣＩ−に１の供給を停止
し、同時にＡＮＤゲート２日−１が許容状態となり、シ
ーケンサ１０−２側のＯＲゲート３０−２に対し、シー
ケンサ１０−１側のクロックＣＬＫＩが供給される。こ
の結果、ＯＲゲート３０−２は通常時の自己のクロック
ＣＬＫ２に通常時においてシーケンサ１０−１へ供給さ
れているところのクロックを加算した基本クロックＣＬ
ＫＯに等しいクロックＣＬＫ２を、シーケンサ１０−２
に供給するようになり、シーケンサ１０−２の処理速度
を２倍に引き上げることができる。

更にシーケンサ１０−１に対するタロツクＣＬＫ１の供
給を停止した状態でシーケンサ１０−２により動かされ
ているプログラムがレジスタ１４−１にｒＯＪをセット
すると、シーケンサ１０−１．１０−２に対するクロッ
クは元のクロックＣＬＫＩ　、ＣＬＫ２の供給状態に戻
る。

また、レジスタ１４−１の出力を「１」からｒＯＪにす
る方法として、レジスタ１４−１のリセット端子にシー
ケンサ１０−１に対するトラップパルスを接続し、停止
状態にあるシーケンサ１０−１に対してトラップがかか
った時レジスタ１４−１にｒＯＪをセットするようにも
できる。

次にシーケンサ１０−１により勅かされているプログラ
ムがシーケンサ１０−２により動かされているプログラ
ムに対し大きな処理速度を必要としていたとする。この
場合、処理速度が大きいプログラムを動かしているシー
ケンサ１０−１が、処理速度が遅くてもよいプログラム
を動かしているシーケンサ１０−２に対するクロック供
給を停止するため、レジスタ１４−２に対し「１」をセ
ラ１へしてシーケンサ１０−２に対するクロックＣＬＫ
２の供給を停止し、同時にＯＲゲート３０−１によりク
ロック供給を停止したシーケンサ１０−２のクロックＣ
ＬＫ２を本来のクロックＣＬＫ１に加算した２倍の速度
を持つクロックをシーケンサ１０−１に供給し、基本ク
ロックＣＬＫＯと同じ高速のクロックを用いて大きな処
理速度を必要とするプログラムを動かすようになる。

もちろん、シーケンサ１０−１で大きな処理速度の必要
なくなったときにはレジスタ１４−２を「Ｏ」１こセッ
トし、停止状態におるシーケンサ１０−２を再び動かし
、自らの元のクロックＣＬＫ１による動作速度に戻る。

第３図は本発明の他の実施例を示した実施例構成図であ
り、この実施例にあっては３相シーケンサを例にとる。

第３図において、シーケンサ１０−１〜１０−３に対し
ては従来装置と同じクロック発生回路２２−１〜２２−
３が設けられ、クロック発生回路２２−１〜２２−３は
基本クロックＣＬＫｏを３分の１に分周したクロックを
順次発生する。

通常時、タロツク発生回路２２−１の出力はＡＮＤゲー
ト３２−１を介してシーケンサ１０−１にクロックＣＬ
ＫＩとして供給され、また、クロック発生回路２２−２
の出力はＯＲゲート３０−２を介してシーケンサ１０−
２にクロックＣＬＫ２として供給され、更にクロック発
生回路２２−３の出力はＯＲゲート３０−３を介してシ
ーケンサ１０−３にクロックＣＬＫ３として供給される
。

一方、シーケンサ１０−１〜１０−３に対するクロック
ＣＬＫ１〜ＣＬＫ３の供給、停止を制御するため、２台
のレジスタ１４−１．１４−２が設けられる。通常時、
レジスタ１４−１の出力はｒＯＪとなっている。レジス
タ１４−１の出力はＡＮＤゲート３２−１の一方の反転
入力され、ｒＯＪをセットした時にＡＮＤゲート３２−
１を許容状態としてシーケンサ１０−１のクロックＣＬ
ＫＩを供給し、「１」をセットした時にＡＮＤゲート３
２−１を禁止状態としてシーケンサ１０−１に対するク
ロックＣＬＫＩの供給を停止する。

即ち、レジスタ１４−１はシーケンサ１０−１に対する
クロックＣＬＫＩの供給、又は停止を制御する。この時
、それまで禁止状態となっていたＡＮＤゲート３４−２
が許容状態となる。

一方、レジスタ１４−２の出力はＡＮＤゲート３２−２
の一方に反転入力されると共にＡＮＤゲート３２〜３の
一方に入力され、ＡＮＤゲート３２−２．３２−３の他
方にはＡＮＤゲート３４−２の出力が接続される。また
ＡＮＤゲート３２−２．３２−３の出力はＯＲゲート３
０−２．３０−３の他方に入力される。

このためレジスタ１４−１に１１」がセットされ、且つ
レジスタ１４−２に「Ｏ」がセットされると、ＡＮＤゲ
ート３２−２が許容状態、ＡＮＤゲート３２−３が禁止
状態となり、ＡＮＤゲート３４−２．３２−２を介して
得られる通常時にあけるシーケンサ１０−１に対するク
ロックＣＬＫ１をＯＲゲー１〜３０−２でシーケンサ１
０−２に対する本来のクロックＣＬＫ２に加算して供給
する。またレジスタ１４−１に「１」がセットされ、且
つレジスタ１４−２に「１」をセットした時には、ＡＮ
Ｄゲート３２−２が禁止状態、ＡＮＤゲート３２−３が
許容状態となり、ＯＲゲート３０−３より通常時におけ
るシーケンサ１０−１に対するタロツクＣＬＫ１をシー
ケンサ１０−３に対する本来のクロックＣＬＫ３に加え
て供給するようになる。即ち、レジスタ１４−２は、レ
ジスタ１４−１に「１」をセットしてシーケンサ１０−
１に対するクロックＣＬＫＩの供給を停止した状態で、
タロツクＣＬＫ１をシーケンサ１０−２に供給するか、
シーケンサ１０−３に供給するかを切替制御するように
なる。

次に第３図の実施例の動作を説明する。

今、シーケンサ１０−１が実行しているプログラムか終
了して外部または他のシーケンサからのトラップ待ちに
なると、シーケンサ１０−１のプログラムはレジスタ１
４−１に「１」をセットしてＡＮＤゲート３２−１を禁
止状態とし、クロックＣＬＫ１の供給を止めて動作を停
止する。このときＡＮＤゲート３４−２は禁止状態から
許容状態にかわる。

このようなシーケンサ１０−１による動作停止において
、例えばシーケンサ１０−２が大きな処理速度を必要と
するプログラムを実行していたとすると、シーケンサ１
０−２のプログラム等によりレジスタ１４−２にｒＯＪ
がセットされた状態にあり、ＡＮＤゲート３２−２を許
容状態とすると共にＡＮＤゲート３２−３を禁止状態と
する。

そのためクロック発生回路２２−１からのクロックＣＬ
ＫＩは許容状態にあるＡＮＤゲート３４−２．３２−２
を介してＯＲゲート３０−２に供給され、ＯＲゲート３
０−２でクロック発生回路２２−２からのクロックＣＬ
Ｋ２に加算され、２倍の速度を持ったクロックをシーケ
ンサ１０−２に供給して処理速度を高める。

逆にシーケンサ１０−１に対するクロックＣＬＫ１を停
止したときに、シーケンサ１０−３側で°大きな処理速
度を必要とした場合には、レジスタ１４−２に「１」が
セットされてあり、ＡＮＤゲート３２−２を禁止状態、
ＡＮＤゲート３２−３を許容状態とすることで、ＯＲゲ
ート３０−３により本来のクロックＣＬＫ３に停止状態
によるシーケンサ１０−１に対するタロツクＣＬＫＩを
加えたクロックを供給してシーケンサ１０−３の処理速
度を２倍に高めることができる。

ここで例えば第２図の２相シーケンサを例にとると本発
明の制御方式による処理速度の向上割合は第４図に示す
ようになる。

まず２相シーケンサにおいて、一方のシーケンサのプロ
グラムＡがほぼ常時仕事をしており、他方のシーケンサ
のプログラムＢはほぼ半分の時間仕事をして残りの半分
の時間は何もしていないものとする。

このようなプログラム処理を前提に従来方式におっては
プログラム全体の処理時間を１とした時にプログラムＡ
、Ｂの処理時間はそれぞれ２分のとなる。

これに対し本発明にあってはプログラムＢが仕事をして
いないとき、プログラムＢを実行しているシーケンサを
停止し、停止したシーケンサに対するクロックを大きな
処理速度を必要とするプログラムＡを実行するシーケン
サに供給しているため、従来方式におけるプログラムＡ
の実行速度に対して、プログラムＢを動かしていたシー
ケンサを止めた時にはその実行速度が２倍となることか
らプログラムＡを実行するシーケンサにあってはだけ改
善され、その結果、本発明の制御方式による処理時間の
短縮はプログラムＡとＢの実行につとなり、前述した条
件のもとでは本発明の制御方式によっては３割強の処理
速度の短縮ができる。

尚、上記の実施例は２相シーケンサ及び３相シーケンサ
を例にとるものであったが、それ以上の多相シーケンサ
についても同様に本発明の制御方式を適用することがで
きる。

また上記の実施例にあってはトラップ待ち等のためクロ
ック供給を停止して動作を止めたシーケンサの供給クロ
ックを他のシーケンサに対するクロックに加えて処理速
度を２倍としているが、トラップ待ち等により停止状態
にあるシーケンサが複数台ある時には、これら複数のシ
ーケンサに対する供給クロックを他の特定の動作中のシ
ーケンサに加えることで処理速度を停止状態にあるシー
ケンサの台数弁だけ倍増させるようにしてもよい。

［発明の効果］ 以上説明してきたように本発明によれば、トラップ待ち
等や通常より遅い処理速度でよい場合には、タロツク供
給を止めて動作を停止し、動作を停止したシーケンサの
供給クロックを、他のシーケンサに対するクロックに加
えて供給することで、基本クロックを速くすることなく
処理速度及び処理効率の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明の他の実施例構成図： 第４図は本発明による処理速度の短縮説明図；第５図は
２相シーケンサにおける従来方式の構成図； 第６図は従来方式の動作説明図； 第７図は従来方式のプログラム実行説明図；第８図は多
相シーケンサにお【プる従来方式の構成図である。 図中、・ １０−１〜１０−ｎ　：シーケンサ １２：ＡＬｕ １４．１４−１．１４−２：レジスタ １６−１〜１６−ｎ、２２−１〜２２−ｎ　：クロック
発生回路１８−１．１８−２：ＦＦ ２４−１〜２Ｂ−２，３２−１〜３２−３．３．ｉ−２
：　Ａ　Ｎ　Ｄゲート３０−１〜３０−３　：　ＯＲゲ
ート

Claims (2)

【特許請求の範囲】
1. （１）異なるプログラムを実行する複数のシーケンサ（
   １０−１〜１０−ｎ）と、該複数のシーケンサ（１０−
   １〜１０−ｎ）に共通に使用され基本クロックにより動
   作するアキュームレータユニット（１２）とを備えた多
   相シーケンサ型プロセッサに於いて、各シーケンサ（１
   ０−１〜１０−ｎ）のプログラム実行状況に応じてクロ
   ック供給又はクロック供給の停止を指示する情報を格納
   するレジスタ（１４）と；該レジスタ（１４）に格納し
   た指示情報に基づいて前記基本クロックの分周によるク
   ロック供給又はクロック供給を停止する前記複数のシー
   ケンサ（１０−１〜１０−ｎ）毎に設けたクロック発生
   回路（１６−１〜１６−ｎ）と； を備えたことを特徴とするプロセッサの制御方式。
2. （２）前記レジスタ（１４）の指示情報に基づき特定の
   シーケンサに対するクロック供給が停止された時に、他
   のシーケンサに対しクロック供給を停止したシーケンサ
   の供給クロックを加算して供給することによりプログラ
   ムの処理速度を速めたことを特徴とする請求項１記載の
   プロセッサの制御方式。