JPS62182910A - 主記憶装置アクセス制御方式 - Google Patents
主記憶装置アクセス制御方式Info
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- JPS62182910A JPS62182910A JP61025040A JP2504086A JPS62182910A JP S62182910 A JPS62182910 A JP S62182910A JP 61025040 A JP61025040 A JP 61025040A JP 2504086 A JP2504086 A JP 2504086A JP S62182910 A JPS62182910 A JP S62182910A
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 238000013075 data extraction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 240000003021 Tsuga heterophylla Species 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
情報処理システムにおいて、クロック発生回路からクロ
ック信号を受信し、処理装置が主記憶装置にアクセスす
る際に送出する切替指示により周期を変更するクロック
信号を作成し、処理装置に供給することにより、処理装
置の処理能力を向上する。
ック信号を受信し、処理装置が主記憶装置にアクセスす
る際に送出する切替指示により周期を変更するクロック
信号を作成し、処理装置に供給することにより、処理装
置の処理能力を向上する。
本発明は情報処理システムにおける主記憶装置アクセス
制御方式の改良に関する。
制御方式の改良に関する。
情報処理システムにおいて、処、理装置は、主記憶装置
から抽出する命令に塞づき内部演算を行い、また命令実
行に必要な各種データを主記憶装置から抽出し、或いは
主記憶装置に格納する。
から抽出する命令に塞づき内部演算を行い、また命令実
行に必要な各種データを主記憶装置から抽出し、或いは
主記憶装置に格納する。
処理装置が主記憶装置に関する処理に要する時間は、内
部演算処理に要する時間に比し迩かに長く、処理装置の
処理能力に大きな影響を与える為、処理装置が主記憶装
置に関する処理に要する時間を極力短縮するとか、強く
要望される。
部演算処理に要する時間に比し迩かに長く、処理装置の
処理能力に大きな影響を与える為、処理装置が主記憶装
置に関する処理に要する時間を極力短縮するとか、強く
要望される。
第4図はこの種の情報処理システムにおける従来ある主
記憶装置アクセス制御方式の一例を示す図であり、第5
図は第4図における各種信号波形を例示する図である。
記憶装置アクセス制御方式の一例を示す図であり、第5
図は第4図における各種信号波形を例示する図である。
第4図および第5図において、クロック発生回路1は、
周期Tを有するクロック信号C1と、クロック信号C1
と1/2周期位相の異なるクロック信号C2とを発生し
、処理装置2に供給する。
周期Tを有するクロック信号C1と、クロック信号C1
と1/2周期位相の異なるクロック信号C2とを発生し
、処理装置2に供給する。
処理装置2は、クロック発生回路1から供給されるクロ
ック信号C1およびC2に基づき、各種命令の内部演算
処理、並びに主記憶装置3から命令或いはデータの抽出
およびデータの格納を実行する。
ック信号C1およびC2に基づき、各種命令の内部演算
処理、並びに主記憶装置3から命令或いはデータの抽出
およびデータの格納を実行する。
クロック信号C1およびC2の周期Tは、処理装置2の
内部演算処理に適した時間に設定されており、内部演算
処理は1周期T内で実行される。
内部演算処理に適した時間に設定されており、内部演算
処理は1周期T内で実行される。
然し主記憶装置3に関する処理は1周期Tで実行するこ
とは不可能である為、かかる処理が実行するに充分な、
1周期Tの整数倍を割当てている。
とは不可能である為、かかる処理が実行するに充分な、
1周期Tの整数倍を割当てている。
例えば処理装置2がマイクロプログラムで制御されるも
のとし、主記憶装置3からデータを抽出する「ロード命
令」を実行する場合には、処理装置2は最初のクロック
周期T1で抽出データが格納されている主記憶装置3の
アドレスを算出してデータの抽出を要求し、続く第2お
よび第3のクロック周期T2およびT3で主記憶装置3
に対する所要データの抽出を実行する。
のとし、主記憶装置3からデータを抽出する「ロード命
令」を実行する場合には、処理装置2は最初のクロック
周期T1で抽出データが格納されている主記憶装置3の
アドレスを算出してデータの抽出を要求し、続く第2お
よび第3のクロック周期T2およびT3で主記憶装置3
に対する所要データの抽出を実行する。
続いて主記憶装置3にデータを格納する「ストア命令」
を実行する場合にも、同様に第4クロック周期T4でデ
ータを格納すべき主記憶装置3のアドレスを算出し、続
く第5および第6のクロック周期T5およびT6で主記
憶装置3に対する所要データの格納を実行する。
を実行する場合にも、同様に第4クロック周期T4でデ
ータを格納すべき主記憶装置3のアドレスを算出し、続
く第5および第6のクロック周期T5およびT6で主記
憶装置3に対する所要データの格納を実行する。
以上の説明から明らかな如く、従来ある主記憶装置アク
セス制御方式においては、処理装置2が供給されるクロ
ック信号clおよびC2は、内部演算処理に適した周期
Tに設定されている為、主記憶装置3に関する処理を実
行するに要する時間として、周期Tの整数倍(第5図に
おいては2倍)を割当てていた。
セス制御方式においては、処理装置2が供給されるクロ
ック信号clおよびC2は、内部演算処理に適した周期
Tに設定されている為、主記憶装置3に関する処理を実
行するに要する時間として、周期Tの整数倍(第5図に
おいては2倍)を割当てていた。
然し割当てられた周期Tの整数倍は、処理装置2が実際
に主記憶装置3に関する処理に要する時間より余裕があ
り過ぎ、処理装置2の処理能力を低下させている恐れが
あった。
に主記憶装置3に関する処理に要する時間より余裕があ
り過ぎ、処理装置2の処理能力を低下させている恐れが
あった。
第1図は本発明の原理を示す図である。
第1図において、1は所定周期のクロック信号CI、C
2を発生するクロック発生回路である。
2を発生するクロック発生回路である。
2および3は、当該情報処理システムを構成する処理装
置および主記憶装置である。
置および主記憶装置である。
100は、本発明により設けられたクロック切替回路で
ある。
ある。
クロック切替回路100は、発生回路1がら供給される
クロック信号C1%C2を受信し、処理装置2に供給す
るクロック信号claおよびC2aを作成する。クロッ
ク切替回路1ooは、処理装置2が主記憶装置3にアク
セスする際に送出する切替指示swに基づき、クロック
信号claおよびC2,aの周期を変更する。
クロック信号C1%C2を受信し、処理装置2に供給す
るクロック信号claおよびC2aを作成する。クロッ
ク切替回路1ooは、処理装置2が主記憶装置3にアク
セスする際に送出する切替指示swに基づき、クロック
信号claおよびC2,aの周期を変更する。
従って処理装置2は、内部演算処理を行う場合、並びに
主記憶装置3に関する処理を行う場合に、それぞれ最適
周期のクロック信号claおよびC2aで動作すること
が可能となり、処理装置2の処理能力が向上する。
主記憶装置3に関する処理を行う場合に、それぞれ最適
周期のクロック信号claおよびC2aで動作すること
が可能となり、処理装置2の処理能力が向上する。
以下、本発明の一実施例を図面により説明する。
第2図は本発明の一実施例によるクロック切替回路を示
す図であり、第3図は第2図における各種信号波形を例
示する図である。なお、全図を通じて同一符号は同一対
象物を示す。また対象とする情報処理システムの構成は
第1図の通りとする。
す図であり、第3図は第2図における各種信号波形を例
示する図である。なお、全図を通じて同一符号は同一対
象物を示す。また対象とする情報処理システムの構成は
第1図の通りとする。
第1図乃至第3図において、クロック発生回路1がクロ
ック切替回路100に供給するクロック信号CIおよび
C2は前述と同様に、それぞれ処理装置2が内部演算処
理を行うに適した周期Tを有する。
ック切替回路100に供給するクロック信号CIおよび
C2は前述と同様に、それぞれ処理装置2が内部演算処
理を行うに適した周期Tを有する。
また処理装置2は、内部演算処理を実行中はクロック切
替回路100に伝達する切替指示swを論理“0”に設
定し、また主記憶装置3に関する処理を実行中は切替指
示swを論理“l”に設定する。
替回路100に伝達する切替指示swを論理“0”に設
定し、また主記憶装置3に関する処理を実行中は切替指
示swを論理“l”に設定する。
当初フリップフロップFFIおよびFF2は共にセット
状態にあり、各端子Qから出力される信号S1およびS
2は、何れも論理“1”に設定されているものとする。
状態にあり、各端子Qから出力される信号S1およびS
2は、何れも論理“1”に設定されているものとする。
かかる状態においては、ゲートG1、G4およびC8が
導通状態、ゲートG2、G5およびC7が遮断状態にあ
り、クロック信号CIがクロック信号claとして、ま
たクロック信号c2がクロック信号c2aとして、処理
装置2に供給される。
導通状態、ゲートG2、G5およびC7が遮断状態にあ
り、クロック信号CIがクロック信号claとして、ま
たクロック信号c2がクロック信号c2aとして、処理
装置2に供給される。
かかる状態で、「ロード命令」を実行する処理装置2が
、抽出データが格納されている主記憶装置3のアドレス
を算出してデータの抽出を要求する為に、時点t1に切
替指示swを論理“0”に設定する。
、抽出データが格納されている主記憶装置3のアドレス
を算出してデータの抽出を要求する為に、時点t1に切
替指示swを論理“0”に設定する。
クロック切替回路100においては、切替指示swが論
理“0”に設定されると、フリップフロップFFIはセ
ント状態を保持し、その結果フリップフロップFF2も
セット状態を保持する為、クロック切替回路100は引
続きクロック信号C1をクロック信号claとして、ま
たクロック信号C2をクロック信号c2aとして、処理
装置2に供給する。
理“0”に設定されると、フリップフロップFFIはセ
ント状態を保持し、その結果フリップフロップFF2も
セット状態を保持する為、クロック切替回路100は引
続きクロック信号C1をクロック信号claとして、ま
たクロック信号C2をクロック信号c2aとして、処理
装置2に供給する。
処理装置2は、時点t1から始まる周期Tのクロック周
期TlaO間に、抽出アドレスを算出してデータの抽出
を要求する内部演算処理を実行完了し、次に主記憶装置
3に対する所要データの抽出を実行する為に、時点t2
に切替指示swを論理“1”に設定する。
期TlaO間に、抽出アドレスを算出してデータの抽出
を要求する内部演算処理を実行完了し、次に主記憶装置
3に対する所要データの抽出を実行する為に、時点t2
に切替指示swを論理“1”に設定する。
クロック切替回路1,00においては、切替指示swが
論理“1”に設定されると、フリップフロップFFIは
端子CKに入力されるクロック信号c2aに同期して時
点t3にリセット状態となり、端子Qから出力する信号
S1を論理“0”に変更する。
論理“1”に設定されると、フリップフロップFFIは
端子CKに入力されるクロック信号c2aに同期して時
点t3にリセット状態となり、端子Qから出力する信号
S1を論理“0”に変更する。
その結果ゲートG2が導通状態、ゲー)Glが遮断状態
となり、クロック信号C2がクロック信号claとして
処理装置2に供給される。
となり、クロック信号C2がクロック信号claとして
処理装置2に供給される。
続いてフリップフロップFF2は、端子CKに入力され
るクロック信号c1に同期して、時点t4にリセット状
態となり、端子Qから出力する信号S2を論理“0”に
変更する。
るクロック信号c1に同期して、時点t4にリセット状
態となり、端子Qから出力する信号S2を論理“0”に
変更する。
その結果ゲートG5およびC7が導通状態、ゲ−)G4
およびC8が遮断状態となり、クロック信号c1がクロ
ック信号c2aとして処理装置2に供給される。
およびC8が遮断状態となり、クロック信号c1がクロ
ック信号c2aとして処理装置2に供給される。
以上により、時点t2から始まるクロック周期T2aは
、周期Tの1.5倍に延長される。
、周期Tの1.5倍に延長される。
処理装置2は、周期1.5Tのクロック周期T2aの間
に、主記憶装置3に対する所要データの抽出を実行完了
する。
に、主記憶装置3に対する所要データの抽出を実行完了
する。
次に「ストア命令」を実行する処理装置2が、データを
格納すべき主記憶装置3のアドレスを算出してデータの
格納を要求する為に、時点t5に切替指示swを論理“
O”に設定する。
格納すべき主記憶装置3のアドレスを算出してデータの
格納を要求する為に、時点t5に切替指示swを論理“
O”に設定する。
クロック切替回路100においては、切替指示3Wが論
理“0”に設定されると、フリップフロップ、FFIは
リセット状態を保持し、その結果フリップフロップFF
2もリセット状態を保持する為、クロック切替回路10
0は引続きクロック信号c2をクロック信号claとし
て、またクロック信号clをクロック信号C2aとして
、処理装置2に供給する。
理“0”に設定されると、フリップフロップ、FFIは
リセット状態を保持し、その結果フリップフロップFF
2もリセット状態を保持する為、クロック切替回路10
0は引続きクロック信号c2をクロック信号claとし
て、またクロック信号clをクロック信号C2aとして
、処理装置2に供給する。
処理装置2は、時点t5から始まる周期Tのクロック周
期T3aの間に、格納アドレスを算出してデータの格納
を要求する内部演算処理を実行完了し、次に主記憶装置
3に対する所要データの格納を実行する為に、時点t6
に切替指示swを論理“l”に設定する。
期T3aの間に、格納アドレスを算出してデータの格納
を要求する内部演算処理を実行完了し、次に主記憶装置
3に対する所要データの格納を実行する為に、時点t6
に切替指示swを論理“l”に設定する。
クロック切替回路100においては、切替指示swが論
理“l”に設定されると、フリップフロップFFIは端
子CKに入力されるクロック信号c2aに同期して時点
t7にセット状態となり、端子Qから出力する信号sl
を論理“1”に変更する。
理“l”に設定されると、フリップフロップFFIは端
子CKに入力されるクロック信号c2aに同期して時点
t7にセット状態となり、端子Qから出力する信号sl
を論理“1”に変更する。
その結果ゲー)Glが導通状態、ゲートG2が遮断状態
となり、クロック信号C1がクロック信号claとして
処理装置2に供給される。
となり、クロック信号C1がクロック信号claとして
処理装置2に供給される。
続いてフリップフロップFF2は、端子CKに入力され
るクロック信号C2に同期して、時点t8にセット状態
となり、端子Qから出力する信号S2を論理“l”に変
更する。
るクロック信号C2に同期して、時点t8にセット状態
となり、端子Qから出力する信号S2を論理“l”に変
更する。
その結果ゲー)G4およびC8が導通状態、ゲートG5
およびC7が遮断状態となり、クロック信号C2がクロ
ック信号c2aとして処理装置2に供給される。
およびC7が遮断状態となり、クロック信号C2がクロ
ック信号c2aとして処理装置2に供給される。
以上により、時点t6から始まるクロック周期T 4
aは、周期Tの1.5倍に延長される。
aは、周期Tの1.5倍に延長される。
処理装置2は周期1.5Tのクロック周期T4aの間に
、主記憶装置3に対する所要データの格納を実行完了す
る。
、主記憶装置3に対する所要データの格納を実行完了す
る。
以上の説明から明らかな如く、本実施例によれば、処理
装置2が主記憶装置3に関する処理を実行する際に、ク
ロック切替回路100に伝達する切替指示swを論理“
1”に設定すると、クロック切替回路100は、処理装
置2に供給するクロック信号claおよびC2aの周期
をクロック信号clおよびC2のクロック周期Tの1.
5倍に延長する。処理装置2は、延長されたクロック周
期T2aおよびT4aの間に、主記憶装置3に関する処
理を実行完了する。その結果クロック周期Tの整数倍を
主記憶装置3に関する処理に割当てている場合に比し、
「ロード命令」および「ストア命令」の実行に要する時
間が短縮される。
装置2が主記憶装置3に関する処理を実行する際に、ク
ロック切替回路100に伝達する切替指示swを論理“
1”に設定すると、クロック切替回路100は、処理装
置2に供給するクロック信号claおよびC2aの周期
をクロック信号clおよびC2のクロック周期Tの1.
5倍に延長する。処理装置2は、延長されたクロック周
期T2aおよびT4aの間に、主記憶装置3に関する処
理を実行完了する。その結果クロック周期Tの整数倍を
主記憶装置3に関する処理に割当てている場合に比し、
「ロード命令」および「ストア命令」の実行に要する時
間が短縮される。
なお、第1図乃至第3図はあく迄本発明の一実施例に過
ぎず、例えばクロック切替回路100はクロック周期を
1.5倍に延長するものに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変わらない。
ぎず、例えばクロック切替回路100はクロック周期を
1.5倍に延長するものに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変わらない。
以上、本発明によれば、前記情報処理システムにおいて
、処理装置は内部演算処理を行う場合、並びに主記憶装
置に関する処理を行う場合に、それぞれ最適周期のクロ
ック信号で動作することが可能となり、処理装置の処理
能力が向上する。
、処理装置は内部演算処理を行う場合、並びに主記憶装
置に関する処理を行う場合に、それぞれ最適周期のクロ
ック信号で動作することが可能となり、処理装置の処理
能力が向上する。
第1図は本発明の原理を示す図、第2図は本発明の一実
施例によるクロック切替回路を示す図、第3図は第2図
における各種信号波形を例示する図、第4図は従来ある
主記憶装置アクセス制御方式の一例を示す図であり、第
5図は第4図における各種信号波形を例示する図である
。 図において、1はクロック発生回路、2は処理装置、3
は主記憶装置、100はクロ・ツク切替回路、C1、C
2、claおよびC2aはクロック信号、FFIおよび
FF2はフリップフロップ、G1乃至C9はゲート、S
lおよびS2は信号、swは切替指示、Tは周期、T1
乃至T6および各発明の原理口 茅 1 図 乃\イ3,1.1月[:J370ツガ刀瞥ロ眉ト亭 2
図 (−r) o、sn (r) 0.67)
)た2C](二1−)17る2(4を侶り及什t。 茅 3 口
施例によるクロック切替回路を示す図、第3図は第2図
における各種信号波形を例示する図、第4図は従来ある
主記憶装置アクセス制御方式の一例を示す図であり、第
5図は第4図における各種信号波形を例示する図である
。 図において、1はクロック発生回路、2は処理装置、3
は主記憶装置、100はクロ・ツク切替回路、C1、C
2、claおよびC2aはクロック信号、FFIおよび
FF2はフリップフロップ、G1乃至C9はゲート、S
lおよびS2は信号、swは切替指示、Tは周期、T1
乃至T6および各発明の原理口 茅 1 図 乃\イ3,1.1月[:J370ツガ刀瞥ロ眉ト亭 2
図 (−r) o、sn (r) 0.67)
)た2C](二1−)17る2(4を侶り及什t。 茅 3 口
Claims (1)
- 【特許請求の範囲】 所定周期のクロック信号(c1、c2)を発生するク
ロック発生回路(1)と、処理装置(2)と、主記憶装
置(3)とを具備する情報処理システムにおいて、 前記クロック発生回路(1)から前記クロック信号(c
1、c2)を受信し、前記処理装置(2)が前記主記憶
装置(3)にアクセスする際に送出する切替指示(sw
)に基づき、周期を変更するクロック信号(c1a、c
2a)を作成し、前記処理装置(2)に供給するクロッ
ク切替回路(100)を設けることを特徴とする主記憶
装置アクセス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61025040A JPS62182910A (ja) | 1986-02-07 | 1986-02-07 | 主記憶装置アクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61025040A JPS62182910A (ja) | 1986-02-07 | 1986-02-07 | 主記憶装置アクセス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62182910A true JPS62182910A (ja) | 1987-08-11 |
Family
ID=12154795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61025040A Pending JPS62182910A (ja) | 1986-02-07 | 1986-02-07 | 主記憶装置アクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62182910A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05204634A (ja) * | 1991-08-29 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | マイクロプロセツサ回路 |
-
1986
- 1986-02-07 JP JP61025040A patent/JPS62182910A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05204634A (ja) * | 1991-08-29 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | マイクロプロセツサ回路 |
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