JPS62182910A - 主記憶装置アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報処理システムにおいて、クロック発生回路からクロ
ック信号を受信し、処理装置が主記憶装置にアクセスす
る際に送出する切替指示により周期を変更するクロック
信号を作成し、処理装置に供給することにより、処理装
置の処理能力を向上する。

〔産業上の利用分野〕

本発明は情報処理システムにおける主記憶装置アクセス
制御方式の改良に関する。

情報処理システムにおいて、処、理装置は、主記憶装置
から抽出する命令に塞づき内部演算を行い、また命令実
行に必要な各種データを主記憶装置から抽出し、或いは
主記憶装置に格納する。

処理装置が主記憶装置に関する処理に要する時間は、内
部演算処理に要する時間に比し迩かに長く、処理装置の
処理能力に大きな影響を与える為、処理装置が主記憶装
置に関する処理に要する時間を極力短縮するとか、強く
要望される。

〔従来の技術〕

第４図はこの種の情報処理システムにおける従来ある主
記憶装置アクセス制御方式の一例を示す図であり、第５
図は第４図における各種信号波形を例示する図である。

第４図および第５図において、クロック発生回路１は、
周期Ｔを有するクロック信号Ｃ１と、クロック信号Ｃ１
と１／２周期位相の異なるクロック信号Ｃ２とを発生し
、処理装置２に供給する。

処理装置２は、クロック発生回路１から供給されるクロ
ック信号Ｃ１およびＣ２に基づき、各種命令の内部演算
処理、並びに主記憶装置３から命令或いはデータの抽出
およびデータの格納を実行する。

クロック信号Ｃ１およびＣ２の周期Ｔは、処理装置２の
内部演算処理に適した時間に設定されており、内部演算
処理は１周期Ｔ内で実行される。

然し主記憶装置３に関する処理は１周期Ｔで実行するこ
とは不可能である為、かかる処理が実行するに充分な、
１周期Ｔの整数倍を割当てている。

例えば処理装置２がマイクロプログラムで制御されるも
のとし、主記憶装置３からデータを抽出する「ロード命
令」を実行する場合には、処理装置２は最初のクロック
周期Ｔ１で抽出データが格納されている主記憶装置３の
アドレスを算出してデータの抽出を要求し、続く第２お
よび第３のクロック周期Ｔ２およびＴ３で主記憶装置３
に対する所要データの抽出を実行する。

続いて主記憶装置３にデータを格納する「ストア命令」
を実行する場合にも、同様に第４クロック周期Ｔ４でデ
ータを格納すべき主記憶装置３のアドレスを算出し、続
く第５および第６のクロック周期Ｔ５およびＴ６で主記
憶装置３に対する所要データの格納を実行する。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如く、従来ある主記憶装置アク
セス制御方式においては、処理装置２が供給されるクロ
ック信号ｃｌおよびＣ２は、内部演算処理に適した周期
Ｔに設定されている為、主記憶装置３に関する処理を実
行するに要する時間として、周期Ｔの整数倍（第５図に
おいては２倍）を割当てていた。

然し割当てられた周期Ｔの整数倍は、処理装置２が実際
に主記憶装置３に関する処理に要する時間より余裕があ
り過ぎ、処理装置２の処理能力を低下させている恐れが
あった。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、１は所定周期のクロック信号ＣＩ、Ｃ
２を発生するクロック発生回路である。

２および３は、当該情報処理システムを構成する処理装
置および主記憶装置である。

１００は、本発明により設けられたクロック切替回路で
ある。

〔作用〕

クロック切替回路１００は、発生回路１がら供給される
クロック信号Ｃ１％Ｃ２を受信し、処理装置２に供給す
るクロック信号ｃｌａおよびＣ２ａを作成する。クロッ
ク切替回路１ｏｏは、処理装置２が主記憶装置３にアク
セスする際に送出する切替指示ｓｗに基づき、クロック
信号ｃｌａおよびＣ２，ａの周期を変更する。

従って処理装置２は、内部演算処理を行う場合、並びに
主記憶装置３に関する処理を行う場合に、それぞれ最適
周期のクロック信号ｃｌａおよびＣ２ａで動作すること
が可能となり、処理装置２の処理能力が向上する。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例によるクロック切替回路を示
す図であり、第３図は第２図における各種信号波形を例
示する図である。なお、全図を通じて同一符号は同一対
象物を示す。また対象とする情報処理システムの構成は
第１図の通りとする。

第１図乃至第３図において、クロック発生回路１がクロ
ック切替回路１００に供給するクロック信号ＣＩおよび
Ｃ２は前述と同様に、それぞれ処理装置２が内部演算処
理を行うに適した周期Ｔを有する。

また処理装置２は、内部演算処理を実行中はクロック切
替回路１００に伝達する切替指示ｓｗを論理“０”に設
定し、また主記憶装置３に関する処理を実行中は切替指
示ｓｗを論理“ｌ”に設定する。

当初フリップフロップＦＦＩおよびＦＦ２は共にセット
状態にあり、各端子Ｑから出力される信号Ｓ１およびＳ
２は、何れも論理“１”に設定されているものとする。

かかる状態においては、ゲートＧ１、Ｇ４およびＣ８が
導通状態、ゲートＧ２、Ｇ５およびＣ７が遮断状態にあ
り、クロック信号ＣＩがクロック信号ｃｌａとして、ま
たクロック信号ｃ２がクロック信号ｃ２ａとして、処理
装置２に供給される。

かかる状態で、「ロード命令」を実行する処理装置２が
、抽出データが格納されている主記憶装置３のアドレス
を算出してデータの抽出を要求する為に、時点ｔ１に切
替指示ｓｗを論理“０”に設定する。

クロック切替回路１００においては、切替指示ｓｗが論
理“０”に設定されると、フリップフロップＦＦＩはセ
ント状態を保持し、その結果フリップフロップＦＦ２も
セット状態を保持する為、クロック切替回路１００は引
続きクロック信号Ｃ１をクロック信号ｃｌａとして、ま
たクロック信号Ｃ２をクロック信号ｃ２ａとして、処理
装置２に供給する。

処理装置２は、時点ｔ１から始まる周期Ｔのクロック周
期ＴｌａＯ間に、抽出アドレスを算出してデータの抽出
を要求する内部演算処理を実行完了し、次に主記憶装置
３に対する所要データの抽出を実行する為に、時点ｔ２
に切替指示ｓｗを論理“１”に設定する。

クロック切替回路１，００においては、切替指示ｓｗが
論理“１”に設定されると、フリップフロップＦＦＩは
端子ＣＫに入力されるクロック信号ｃ２ａに同期して時
点ｔ３にリセット状態となり、端子Ｑから出力する信号
Ｓ１を論理“０”に変更する。

その結果ゲートＧ２が導通状態、ゲー）Ｇｌが遮断状態
となり、クロック信号Ｃ２がクロック信号ｃｌａとして
処理装置２に供給される。

続いてフリップフロップＦＦ２は、端子ＣＫに入力され
るクロック信号ｃ１に同期して、時点ｔ４にリセット状
態となり、端子Ｑから出力する信号Ｓ２を論理“０”に
変更する。

その結果ゲートＧ５およびＣ７が導通状態、ゲ−）Ｇ４
およびＣ８が遮断状態となり、クロック信号ｃ１がクロ
ック信号ｃ２ａとして処理装置２に供給される。

以上により、時点ｔ２から始まるクロック周期Ｔ２ａは
、周期Ｔの１．５倍に延長される。

処理装置２は、周期１．５Ｔのクロック周期Ｔ２ａの間
に、主記憶装置３に対する所要データの抽出を実行完了
する。

次に「ストア命令」を実行する処理装置２が、データを
格納すべき主記憶装置３のアドレスを算出してデータの
格納を要求する為に、時点ｔ５に切替指示ｓｗを論理“
Ｏ”に設定する。

クロック切替回路１００においては、切替指示３Ｗが論
理“０”に設定されると、フリップフロップ、ＦＦＩは
リセット状態を保持し、その結果フリップフロップＦＦ
２もリセット状態を保持する為、クロック切替回路１０
０は引続きクロック信号ｃ２をクロック信号ｃｌａとし
て、またクロック信号ｃｌをクロック信号Ｃ２ａとして
、処理装置２に供給する。

処理装置２は、時点ｔ５から始まる周期Ｔのクロック周
期Ｔ３ａの間に、格納アドレスを算出してデータの格納
を要求する内部演算処理を実行完了し、次に主記憶装置
３に対する所要データの格納を実行する為に、時点ｔ６
に切替指示ｓｗを論理“ｌ”に設定する。

クロック切替回路１００においては、切替指示ｓｗが論
理“ｌ”に設定されると、フリップフロップＦＦＩは端
子ＣＫに入力されるクロック信号ｃ２ａに同期して時点
ｔ７にセット状態となり、端子Ｑから出力する信号ｓｌ
を論理“１”に変更する。

その結果ゲー）Ｇｌが導通状態、ゲートＧ２が遮断状態
となり、クロック信号Ｃ１がクロック信号ｃｌａとして
処理装置２に供給される。

続いてフリップフロップＦＦ２は、端子ＣＫに入力され
るクロック信号Ｃ２に同期して、時点ｔ８にセット状態
となり、端子Ｑから出力する信号Ｓ２を論理“ｌ”に変
更する。

その結果ゲー）Ｇ４およびＣ８が導通状態、ゲートＧ５
およびＣ７が遮断状態となり、クロック信号Ｃ２がクロ
ック信号ｃ２ａとして処理装置２に供給される。

以上により、時点ｔ６から始まるクロック周期Ｔ　４　
ａは、周期Ｔの１．５倍に延長される。

処理装置２は周期１．５Ｔのクロック周期Ｔ４ａの間に
、主記憶装置３に対する所要データの格納を実行完了す
る。

以上の説明から明らかな如く、本実施例によれば、処理
装置２が主記憶装置３に関する処理を実行する際に、ク
ロック切替回路１００に伝達する切替指示ｓｗを論理“
１”に設定すると、クロック切替回路１００は、処理装
置２に供給するクロック信号ｃｌａおよびＣ２ａの周期
をクロック信号ｃｌおよびＣ２のクロック周期Ｔの１．
５倍に延長する。処理装置２は、延長されたクロック周
期Ｔ２ａおよびＴ４ａの間に、主記憶装置３に関する処
理を実行完了する。その結果クロック周期Ｔの整数倍を
主記憶装置３に関する処理に割当てている場合に比し、
「ロード命令」および「ストア命令」の実行に要する時
間が短縮される。

なお、第１図乃至第３図はあく迄本発明の一実施例に過
ぎず、例えばクロック切替回路１００はクロック周期を
１．５倍に延長するものに限定されることは無く、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変わらない。

〔発明の効果〕

以上、本発明によれば、前記情報処理システムにおいて
、処理装置は内部演算処理を行う場合、並びに主記憶装
置に関する処理を行う場合に、それぞれ最適周期のクロ
ック信号で動作することが可能となり、処理装置の処理
能力が向上する。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるクロック切替回路を示す図、第３図は第２図
における各種信号波形を例示する図、第４図は従来ある
主記憶装置アクセス制御方式の一例を示す図であり、第
５図は第４図における各種信号波形を例示する図である
。 図において、１はクロック発生回路、２は処理装置、３
は主記憶装置、１００はクロ・ツク切替回路、Ｃ１、Ｃ
２、ｃｌａおよびＣ２ａはクロック信号、ＦＦＩおよび
ＦＦ２はフリップフロップ、Ｇ１乃至Ｃ９はゲート、Ｓ
ｌおよびＳ２は信号、ｓｗは切替指示、Ｔは周期、Ｔ１
乃至Ｔ６および各発明の原理口 茅　１　図 乃＼イ３，１．１月［：Ｊ３７０ツガ刀瞥ロ眉ト亭　２
　図 （−ｒ）　　　ｏ、ｓｎ　　　（ｒ）　　　０．６７）
）た２Ｃ］（二１−）１７る２（４を侶り及什ｔ。 茅　３　口

Claims (1)

1. 【特許請求の範囲】 　所定周期のクロック信号（ｃ１、ｃ２）を発生するク
   ロック発生回路（１）と、処理装置（２）と、主記憶装
   置（３）とを具備する情報処理システムにおいて、 前記クロック発生回路（１）から前記クロック信号（ｃ
   １、ｃ２）を受信し、前記処理装置（２）が前記主記憶
   装置（３）にアクセスする際に送出する切替指示（ｓｗ
   ）に基づき、周期を変更するクロック信号（ｃ１ａ、ｃ
   ２ａ）を作成し、前記処理装置（２）に供給するクロッ
   ク切替回路（１００）を設けることを特徴とする主記憶
   装置アクセス制御方式。