JPH03280151A - Ｄｓｐに付加するｉｏアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はホストＣＰＵに対してスレーブ動作をする型式
のＤＳＰ　（ディジタルシグナルプロセッサ）の機能向
上のために付加する回路に関し、特にスレーブ型ＤＳＰ
の独立動作を可能にするためのＤＳＰに付加する１０ア
クセス回路に関する。

（従来の技術） ＤＳＰは、ディジタル信号処理専用の１チツプ・マイク
ロプロセッサである。ＤＳＰの進歩は著しく、近時３２
ビット浮動小数点演算方式のものが現れたが、まだ価格
が高く、−船釣なデータ処理用として用いることができ
ない。

ここでＤＳＰをホストＣＰＵに対する動作の型式によっ
て分類すると、ホストＣＰＵに対してマスター・スレー
ブの両動作をするマスター・スレーブ両モード型と、ス
レーブ動作のみに限定されるスレーブ型とがある。スレ
ーブ型というのはホストＣＰＵからのリード・ライト信
号によりホストＣＰＵからのコマンドデータを受けて、
そのコマンドに従って信号処理を行う型式であって、ホ
ストＣＰＵが無いと信号処理等を行うことができない。

マスター・スレーブ両モード型は上記のスレーブ動作を
行う以外に、自身でリード・ライト信号を発生して、内
蔵するコマンドにより■０制御を行うことのできる型式
である。

（発明が解決しようとする課題） このマスター・スレーブ両モード型のＤＳＰとスレーブ
型のＤＳＰとの特性の比較図を第７図に示す。図におい
て明らかなようにマスター・スレーブ両モード型はアド
レス端子を持っており、ピン数も多く多機能であるが、
先に説明した３２ビット浮動小数点型のような上位のＤ
ＳＰとなっており、高価格のため制御用の構成部分とし
て用いることは困難である。

一方、低価格のため通常用いられるＤＳＰはスレーブ型
で、ホストＣＰＵのサブプロセッサとして高速数値演算
をするだけか、第８図に示すような単一処理を行う専用
プロセッサになっている。

図において、ＤＳＰｌはホストＣＰＵ２とアナログ系回
路３との中間に設けられていて、このアナログ系回路３
とＤＳＰＩとの間ではアナログ系回路３のＳｏ（シリア
ルアウト）端子からＤＳＰｌのＳｌ（シリアルイン）端
子にデータを送り、又、アナログ系回路３のＳｌ端子は
ＤＳＰＩのＳＯ端子からデータを受は取っていて、その
データのやり取りはシリアル信号で行っている。又、ホ
ストＣＰＵ２からＤＳＰＩに対するコマンドデータはパ
ラレル信号で送られ、処理結果のデータはパラレル信号
でホストＣＰＵ２に返されるというパラレル信号による
データのやり取りを行うことにより高速演算等の単一処
理を行うことを目的とした専用プロセッサになっている
。即ち、ホストＣＰＵ２とＤＳＰＩとの間に行われる信
号のやり取りは、ホストＣＰＵ２から与えられるＲＤ（
リード）信号とＷＲ（ライト）信号及びデータバス端子
によるデータの授受のみで、ＤＳＰｌはアドレス端子を
持っていない。このようにＤＳＰＩはホストＣＰＵ２の
存在なしでは単独に信号処理をすることができない。こ
のような通常のスレーブ動作型のＤＳＰは、シリアル方
式の■０アクセスとなり、ＩＯボート数は備わっている
シリアルチャネル数に限定され、普通１〜２個しかなく
極めて少ない。

又、シリアル転送方式なのでアクセス速度が遅く、スル
ーブツトの向上という面からの障害となっている。

本発明は上記の点に鑑みてなされたもので、その目的は
、低価格のスレーブ型ＤＳＰを用いてパラレル方式によ
って入力ボートや出力ポートから成る複数の１０ポート
にアクセスすることのできるり、ＳＰを得るためのＤＳ
Ｐに付加する■００アクセス路に関する。

（課題を解決するための手段） 前記の課題を解決する本発明は、リード、ライト信号端
子とシリアル信号入出力端子とパラレルデータ入出力端
子とを有するスレーブ型ＤＳＰに付加して■０ポートを
制御するために用いられる■００アクセス路であって、
ＤＳＰから入力される２個の２値信号である第１の入力
信号と第２の入力信号との論理和の否定演算を行う論理
和否定演算手段と、前記第１の入力信号と前記論理和否
定演算手段の出力信号との論理和を求める第１の論理和
演算手段と、前記第２の入力信号と前記論理和否定演算
手段の出力信号との論理和を求める第２の論理和演算手
段とを具備することを特徴とするものである。

（作用） 論理和否定演算手段によりＤＳＰからの２値信号の第１
．第２の人力信号である２個の指令信号の論理和の否定
演算を行い、その出力信号と、第１の入力信号及び第２
の入力信号との論理演算を行った第１．第２の論理和演
算手段の出力信号と、第２の入力信号とをＤＳＰと１０
ポートに供給して、ＤＳＰの複数個のＩＯポートに対す
るアクセスを可能にする。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は本発明の一実施例の回路を用いて行う信号処理
のための回路のブロック図である。図において、１１は
ＤＳＰＩに付加したＤＳＰＩをＩＯポートにアクセスさ
せるための１０アクセス回路で、入力端子Ａ、　Ｂと、
出力端子Ｙ０．Ｙ１゜Ｙ２．、Ｙ３及びＹ４を持ってい
る。入力端子Ａ。

ＢはＤＳＰＩの出力端子Ｐｏ、Ｐ＋にそれぞれ接続され
ている。１２は１０アクセス回路１１のＤＳＰｌに入力
するＷＲ倍信号あるＹ。信号が一方の端子に入力され、
他方にホストＣＰＵからのＷＲ倍信号入力されているア
ンドゲート、１３はＩＯアクセス回路１１のＤＳＰＩに
入力するＲＤ倍信号あるＹ１１個が一方の端子に入力さ
れ、他方にホストＣＰＵからのＲＤ倍信号入力されてい
るアンドゲートである。１４は１０アクセス回路１１か
らの！０ポートＷＲ信号であるＹ３３個が入力されて、
Ｄ端子に入力されているデータバス１５からのデータを
Ｑ端子に出力するＤＦＦ（Ｄフリップフロップ）で構成
される出力ポートである。

１６は１０アクセス回路１１から■０ポートＲＤ信号で
あるＹ２２個が入力されてＤ１ｍ端子に入力されている
外部データをＤ　ａ　ｕ　ｌ端子からデータバス１５に
出力するバッファで構成される入力ポートである。出力
ポート１４と入力ポート１６は複数個設けられており、
各出力ポート１４及び入力ポート１６に設けられている
Ｅ端子にセレクト信号がイネーブル信号として入力され
ることにより信号のやり取りを行う１０ポートが指定さ
れる。

１７は１０アクセス回路１１からＡＬＥ　（アドレスラ
ッチイネーブル）信号であるＹ４４個が入力されて、デ
ータバス１５から入力されるアドレスデータを保持する
ラッチである。ラッチされたアドレスデータはデコーダ
１８で解読されて、データの読み出し、書き込みを行う
出力ポート１４及び入力ポート１６を複数個の中から選
択して指定する。上記のＹ。、Ｙ、、Ｙ２．Ｙ、信号が
Ｌのとき、Ｙ４４個がＨのとき、各信号が入力された回
路は動作する。

第１図は上記の信号処理回路に用いられている本発明に
係る１０アクセス回路１１の一実施例の回路図である。

このＩＯアクセス回路１１の動作は第２図の真理値表で
表わされる。この図において、入力Ａ、Ｂ及び出力Ｙ。

、Ｙ、、Ｙ２．Ｙ。

及びＹ４はＣＬＫ　（クロック）の立上がりにおいて動
作することを示している。第１図において、２１はＡ端
子からのＡ信号とＢ端子からのＢ信号とが入力されるノ
アゲートである。２２はバッファ素子２３を経由して入
力されるＡ信号とノアゲート２１の出力信号が入力され
、その出力信号がＤＦＦ２４のＤ端子に入力され、又、
バッファ素子２５を経てＤＦＦ２６のＤ端子に入力され
るオアゲートである。ＤＦＦ２４はＣＬＫの立上がりで
Ｄ端子に入力された信号がＱ端子にセットされ、ＤＳＰ
ｌのＷＲ倍信号あるＹ。信号を出力する。

ＤＦＦ２６はＣＬＫの立上がりでＤ端子に入力された信
号がＱ端子にセットされ、入力ポート１６のＲＤ倍信号
あるＹ２２個を出力する。

２７はバッファ素子２８を経て入力されたＢ信号とノア
ゲート２１の出力信号とが入力され、その出力がＤＦＦ
２９のＤ端子に人力されるオアゲートである。ＤＦＦ２
９はＣＬＫの立上り（りでＤ端子に入力された信号がＱ
端子にセットされ、出力ポート１４のＷＲ倍信号あるＹ
３３個を出力する。バッファ素子２８を経由したＢ信号
は更にバッファ素子３０を経てＤＦＦ３１のＤ端子に入
力される。この信号はＤＦＦ３１においてＣＬＫの立上
がりでＱ端子に移され、ＤＳＰのＲＤ倍信号あるＹ１１
個として出力される。

３２はノアゲート２１の出力信号がＤ端子に入力され、
ＣＬＫの立上がりでＱ端子にセットされてラッチエアの
ＡＬＥ信号であるＹ４４個を出力するＤＦＦである。バ
ッファ素子２３．　２５．　２８．３０はいずれも各回
路構成素子の動作タイミングを調整するための遅延用に
設けられている。

次に、上記のように構成された実施例の回路の動作を第
２図の真理値表を参照して説明する。入力されるＡ信号
とＢ信号がＨ（Ｌ）信号の場合、ノアゲート２１からは
Ｌ　（Ｈ）信号が出力される。

オアゲート２２にはＡ信号のＨ（Ｌ）信号とノアゲート
２１からのＬ　（Ｈ）信号が入力されてＨ（Ｈ）信号を
ＤＦＦ２４に入力し、ＤＦＦ２４からはＹ。信号として
Ｈ（Ｈ）信号が出力される。

Ｂ信号のＨ（Ｌ）信号はバッファ素子２８．３０を経て
ＤＦＦ３１に入力されＹ１１個としてＨ（Ｌ）信号が出
力される。ＤＦＦ２６からはオアゲート２２の出力のＨ
（Ｈ）信号がＹ２２個として出力される。オアゲート２
７にはＢ信号のＨ（Ｌ）信号とノアゲート２１のＬ　（
Ｈ）信号が入力されて、Ｈ（Ｈ）信号を出力してＤＦＦ
２９からＨ信号のＹ３３個を出力させる。又、ノアゲー
ト２１の出力信号のＬ　（Ｈ）信号はＤＦＦ３２の出力
信号のＹ４４個をＬ　（Ｈ）信号として出力させる。

上記ではＡ信号、Ｂ信号共にＨ又はしてある場合につい
て説明したが、本実施例の回路は、Ａ。

Ｂ信号の他のすべての組合わせにおいて、第２図の真理
値表を満足させているが、説明は省略する。

次に、この１０アクセス回路１１を用いた第３図の回路
の動作を第４図のフローチャートと第５図、第６図のタ
イムチャートを参照して説明する。

第５図は出力ポート１４の制御のタイムチャート、第６
図は入力ポートの制御のタイムチャートで、（イ）はプ
ログラムのステップを示し、第４図のフローチャートの
ステップと一致している。（ロ）は回路動作の基準とな
るＣＬＫで、（イ）のプログラムのステップはＣＬＫの
立下がりで起動され、各信号の入出力は起動時のＣＬＫ
から２つ目のＣＬＫの立上がりで動作する。（ハ）はＤ
ＳＰＩの出力ポートＰ。＋Ｐｌからの出力信号即ちＩＯ
アクセス回路１１の人力信号であるＡ信号とＢ信号の波
形である。（ニ）はＤＳＰＩへの書き込み指令のための
Ｙ００個の波形、（ホ）はＤＳＰＩへの読み出し指令の
ためのＹ１１個の波形である。

（へ）はラッチ１７にアドレスをラッチするための指令
信号のＡＬＥ信号であるＹ４４個の波形である。（ト）
はＹ１１個によって出力されるアドレスデータとＹ１１
個によって出力される出力データのタイミングすなわち
マルチプレックスされた信号を示している。（チ）は入
力ポート１６を経て外部回路のデータの読み出しを指令
するＹ２２個の波形、（す）は出力ポート１４を経て外
部回路にデータの書き込みを指令するＹ、信号の波形で
ある。（ヌ）はＹ４４個によってラッチされたアドレス
データに基づき複数の出力ポート１４及び入力ポート１
６からそれぞれ１個を選択されたセレクト信号を示して
いる。第６図においても各波形の説明は第５図と同じで
ある。

第４図のフローチャートにおいて、 ステップＩ ＤＳＰＩのデータレジスタにアドレスデータを入れる。

このアドレスデータはＤＳＰＩ自らがプログラムとして
格納しているデータでも、ホストＣＰＵから入れるもの
でもよい。

ステップ２ ＤＳＰＩはその出力ポートＰ。＋Ｐ１を操作して、Ｐａ
　＝０．Ｐ、−０を出力する。従って、ＩＯアクセス回
路１１にはＡ−Ｌ、Ｂ−Ｌが入力される。この入力によ
ってアンドゲート１３にＹ１１個（ＲＤ）Ｌが入力され
、ＤＳＰＩにＲＤ倍信号が入力される。従って、ステッ
プ１でＤＳＰＩのデータレジスタに入れられたアドレス
データが読み出されてデータバス１５を経由してラッチ
１７に入力される。このとき、（へ）のＹ　４　信号Ｈ
がラッチ１７に入力されるため、（ト）のアドレスデー
タはラッチされ、デコーダ１８で解読された後、そのア
ドレスの信号に基づいて、複数の出力ポート１４と入力
ポート１６から必要なポートが（ヌ）に示すように選び
出される。

ステップ３ ＤＳＰＩの出力ポートＰ。＋ＰＩを操作して、Ｐａ　＝
１．Ｐｌ−１とする。１０アクセス回路１１にＡ−Ｈ，
Ｂ−Ｈが入力され、第２図の真理値表に示す通りに、Ｙ
４信号がＬになる以外はすべての信号はＨとなって元の
状態に戻る。出力ポート１４を操作してＤＳＰｌからデ
ータを外部回路へ送り出す場合はステップ４に進む。入
力ポート１６を操作して外部回路からＤＳＰＩにデータ
を書き込む場合はステップ４ａに進む。

ステップ４ ＤＳＰＩのデータレジスタに出力すべきデータを入れる
。

ステップ５ ＤＳＰＩの出力ポートＰ。＋　　Ｐｌを操作して、Ｐａ
　＝１．Ｐｔ−０とする。１０アクセス回路１１にＡ−
Ｈ，Ｂ−Ｌが入力され、第２図の真理値表に示すように
Ｙ。信号、Ｙ２信号がＨ，Ｙ４信号がＬのままで、Ｙ１
信号、Ｙ、信号がＬになる。

Ｙ１信号がＬになると、ステップ２で説明したようにＤ
ＳＰＩにはアンドゲート１３を経てＦＤ−信号が入力さ
れ、ステップ４でＤＳＰＩのデータレジスタに入れられ
たデータが読み出される。Ｙ。

信号がＬになっているので出力ポート１４に１信号が入
力され、ＤＳＰＩからデータがデータバス１５により出
力ポート１４のＤ端子からＱ端子に移されて外部回路に
出力される。

ステップ６ ＤＳＰＩの出力ポートＰ。＋ＰＬを操作して、Ｐｏ　＝
１．Ｐ＋　＝１とする。ＩＯアクセス回路１１にＡ−Ｈ
，Ｂ−Ｈが入力され、各信号は元の状態に戻る。出力ポ
ートの制御は更に継続して同一の出力ポート１４又は他
の出力ポート１４を選んで継続されるが、ここでは多数
回に亘る一連の手続きの１回分のみを示して終了とする
。

ステップ４ａ ＤＳＰＩの出力ポートＰ０．Ｐ、を操作して、Ｐｏ−０
，Ｐ、−１とする。ＩＯアクセス回路１１にＡ−Ｌ、Ｂ
−Ｈが入力され、真理−値表に示すよつに〜　にンのＹ
ｏ倍信号（テノのＹ２信号がＬになる。Ｙ２信号がＬに
なると入力ポート１６にＲＤ倍信号が入力されて外部回
路からＤｉｎ端子に人力されているデータがり。１、端
子から出力される。このデータはデータバス１５を経由
してＤＳＰＩのデータ端子り。−Ｄ７に入力される。Ｙ
０信号がＬなので、アンドゲート１２を経由してＤＳＰ
ＩのＷＩ端子に入力されて、ＤＳＰＩはＤｏ−’−Ｄ？
端子に入力されているデータをデータレジスタに入力す
る。

ステップ５ａ ＤＳＰＩの出力ポートＰ。＋Ｐｌを操作して、Ｐｏ　”
”１．Ｐ＋−１とする。１０アクセス回路１１にＡ−Ｈ
，Ｂ−Ｈが入力され、各信号は元の状態に戻る。この動
作は繰り返し継続されるが、連の手続きの１回分のみを
示して終了とする。

第３図の回路ではアンドゲート１２とアンドゲート１３
にそれぞれホストＣＰＵからＷＲ倍信号ＲＤ倍信号入力
されたときは、ＤＳＰＩはホストＣＰＵのスレーブとし
て動作する。

以上説明したようにＤＳＰにＩＯ制御プログラムを載せ
、実施例のＩＯアクセス回路をＤＳＰに付加してＲＤ、
ＷＲ，ＡＬＥ信号を生成させることにより次のような効
果が期待できる。

（１）１０ポートのアドレスデータをパラレルデータで
処理するので、このデータを解読して用いることにより
多くの１０ポートにアクセスすることができる。シリア
ル転送機能でＤＳＰのシリアル転送機能に転送終了を示
す内部割込みがなければ、絶えず転送状況を見なければ
ならず、従って処理が遅くなってスループットが悪くな
るが、本実施の回路を用いればパラレル１０方式を採用
することができるので、転送状況を絶えず監視する必要
がなく、アクセス時間も５〜６ステツプですみ、処理が
速くできる。

（２）アクセスする１０ポートの数を多くすることがで
き、スレーブ型の安価なりＳＰであっても、ＤＳＰ自身
でＲＤ、ＷＲ倍信号発生することができるので、ホスト
ＣＰＵが必須でなくなり、マスター・スレーブ型ＤＳＰ
として用いることができる。

尚、本実施例では各論理回路を負論理で説明したが正論
理の回路を用いることもできる。

（発明の効果） 以上詳細に説明したように本発明によれば、スレーブ型
の安価なりＳＰをパラレル方式のアドレスによって複数
の■０ポートにアクセスすることのできるマスター・ス
レーブ型ＤＳＰとして使用することができるようになり
、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、 第２図は第１図の回路の真理値表、 第３図は第１図の回路を用いて行う信号処理のためのブ
ロック図、 第４図は第３図の回路の動作のフローチャート、第５図
は第３図の回路において出力ポート制御をする場合のタ
イムチャート、 第６図は第３図の回路において入力ポート制御をする場
合のタイムチャート、 第７図は従来のＤＳＰの比較図、 第８図は従来のスレーブ型ＤＳＰの使用例を示す接続図
である。 １・・・ＤＳＰ　　　　　　１１・・・ＩＯアクセス回
路１２．１３・・・アンドゲート １４・・・出力ポート　　１５・・・データバス１６・
・・入力ポート　　１７・・・ラッチ１８・・・デコー
ダ　　　２１・・・ノアゲート２２．２７・・・オアゲ
ート

Claims (2)

【特許請求の範囲】
1. （１）リード、ライト信号端子とシリアル信号入出力端
   子とパラレルデータ入出力端子とを有するスレーブ型Ｄ
   ＳＰに付加してＩＯポートを制御するために用いられる
   ＩＯアクセス回路であって、 ＤＳＰ（１）から入力される２個の２値信 号である第１の入力信号（Ａ）と第２の入力信号（Ｂ）
   との論理和の否定演算を行う論理和否定演算手段（２１
   ）と、 前記第１の入力信号（Ａ）と前記論理和否 定演算手段（２１）の出力信号との論理和を求める第１
   の論理和演算手段（２２）と、 前記第２の入力信号（Ｂ）と前記論理和否 定演算手段（２１）の出力信号との論理和を求める第２
   の論理和演算手段（２７）とを具備することを特徴とす
   るＤＳＰに付加するＩＯアクセス回路。
2. （２）論理和否定演算手段（２１）の出力信号と第２の
   入力信号（Ｂ）と第１の論理和演算手段（２２）の出力
   信号及び第２の論理和演算手段（２７）のそれぞれに接
   続されて外部回路に供給する各出力信号をタイミングを
   合わせて出力するためのＤフリップフロップ（２４、２
   ６、２９、３１、３２）と、 各論理和演算手段（２１、２２、２７）及 び各Ｄフリップフロップ（２４、２６、２９、３１、３
   ２）への入力信号の遅延量を調節するためのバッファ素
   子（２３、２５、２８、３０）とを具備することを特徴
   とする請求項１記載のＤＳＰに付加するＩＯアクセス回
   路。