JPH0359879A - 演算機能付きメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は演算機能を付加したメモリに関するものである
。

（従来の技術） 計算機における処理の高速化をアーキテクチャレベルで
実現するための手法の１つとして、プロセッサとメモリ
より構成されるプロセッシングエレメントを複数個用い
た、いわゆるマルチブロセッサ型の並列処理技術が用い
られている。

（発明が解決しようとする課題） 一般にマルチプロセッサシステムにおいては、単一プロ
セッサシステムとのアーキテクチャの違いから、それ専
用のインタフェースやモニタ等が必要である。従って、
このようなマルチプロセッサ特有の部分を意識しながら
ソフトウェアの作成やデバッグ等を行う必要があり、単
一プロセッサに比べて取り扱いが困難であるといった問
題があった。また、マルチプロセッサシステムにおいて
は必要な演算データが他のプロセッサにある場合にはデ
ータ転送を行う必要がある。

そこで本発明の目的は、メモリチップに演算部を内蔵さ
せることにより、各メモリ内のデータに対する処理のチ
ップ毎の並列実行、かつ通常のメモリチップと同一のイ
ンタフェースでの取り扱いを可能とするだけでなく、演
算に必要なデータが他のチップに格納されていても共通
メモリバスでの転送による処理性能の低下がない演Ｘ機
能付きメモリを提供することにある。

（課題を解決するための手段） 前述の課題を解決するなめに本発明の演算機能付きメモ
リは、メモリ部、演算部、制御部、転送部を備えるとと
もに、前記メモリ部のアドレス信号入力、データ信号入
出力、リード／ライト信号入力、モード信号入力、複数
系統のデータ転送入出力のためのポートを備え、 前記制御部は、 前記モード信号がメモリモードを指定しているときには
、前記リード／ライト信号に従って、前記アドレス信号
をアドレス、前記データ信号をデータとして前記メモリ
部の読み出し、または書き込みを行い、 前記モード信号が処理モードを指定しているときには、
前記リード／ライト信号が書き込みである場合に、前記
データ信号を解読して、 前記アドレス信号をアドレスとして前記メモリ部から読
み出したデータの前記演算部もしくは前記転送部への入
力と、 前記演算部での演算の指定と、 一墳記アドレス信号をアドレスとして前記演算部からの
演算結果データもしくは前記転送部から転送結果データ
の前記メモリ部への書き込みと、前記転送部における複
数系統の入出力ポートを介した外部とのデータ転送と、 を行う。

（作用） 上述の構成を有する本発明の演算機能付きメモリは、通
常のメモリが必要とする入力信号、即ちアドレス信号、
データ信号、読み出し書き込み信号に加えて、新たにモ
ード信号を入力し、これによりメモリモードと処理モー
ドの２つのうち１つを指定している。メモリモードの場
合は、通常のメモリアクセスのみを行う、一方、処理モ
ードの場合は、データ信号の部分を解読してメモリに対
するリード／ライト、演算部や転送部に対する演算ある
いはデータ転送等を指定し、メモリに格納されたデータ
に対する演算や転送部と入出力ポートによるデータ転送
を実行する。

（実施例） 次に本発明について図面を参照しながら説明する。

第１図は本発明の演算機能付きメモリの一実施例を示す
ブロック図である。この実施例では外部との入出力ポー
トは２系統となっている。

制御部１０は、外部からのデータ信号１００、モード信
号１０１、リード／ライト信号１０２を入力とする。モ
ードとしてはメモリモードと処理モードの２つがあり、
信号１０１によりこれを指定する。

メモリモードが指定された場合は、データ信号１００と
リード／ライト信号１０２を、メモリデータ信号１０４
とライトイネーブル信号１０５に各々接続し、外部から
メモリ１１に対するアクセスを行う。

一方、モード信号１０１により処理モード、かつリード
／ライト信号１０２によりライトが指定された場合は、
メモリデータ信号１０４と演算データ信号１０６を接続
し、データ信号１００の値を解読してライトイネーブル
信号１０５と命令コ−１ノ ヱード信号１０７と転送制御信号１０８の値を決定し、
演算部１２がメモリ１１に格納されたデータに対する演
算を、転送部１３が２系統の外部との入出力ポートであ
る信号１０９．１１０を介したデータ転送を実行する。

この制御部に関しでは、後に第２図を用いて説明を行い
、転送部については後に第３図を用いて説明する。

メモリ１１は、外部からのアドレス信号１０３をアドレ
スとして、メモリデータ信号１０４に対するデータのリ
ードもしくはライトを行う、り一ド／ライトの切り替え
はライトイネーブル信号１０５により指定する。

演算部１２は、制御部１０から出力される演算データ信
号１０６と命令コード信号１０７を入力とし、演算デー
タ信号１０６のデータに対して命令コード信号１０７で
指定される演算を実行し、結果を再び信号１０６に対し
て出力する。また、演算部１２は、各オペランドや演算
結果を保持するレジスタを内蔵し、これらの動作も命令
コード信号１０７により指定できるものとする。各命令
はリード／ライト信号１０２により与えられるライトサ
イクル内に実行が終了する。

転送部１３は、制御部１０から出力される転送制御信号
１０８に従って、信号１０４を介しメモリ１１からの読
み出しデータを制御部１０に内蔵したレジスタに保持し
たり、あるいは逆に保持したデータをメモリ１１に書き
込む動作と、内蔵したレジスタに保持したデータを信号
１０９あるいは１１０を介して外部に出力したり、逆に
信号１０９あるいは１１０から内蔵したレジスタにデー
タを入力保持する動作を行う。

第２図は第１図の実施例に１モジユールとして含まれて
いる制御部１０の一構成例を示すブロック図である。以
下第２図を参照して説明を行う。

データセレクタ２２は、モード信号１０１に従って、デ
ータ信号１００と演算データ信号１０６のうち１つを選
択し、メモリデータ信号１０４との接続を行う、メモリ
モードの場合はデータ信号１００を、処理モードの場合
は演算データ信号１０６を選択する。

デコーダ２１は、データ信号１００を入力し、これを解
読して信号２００、信号１０７として出力する。第４図
にはデータ信号１００が８ビツト、信号２００が１ビツ
ト、信号１０７が３ビツトの場合のデコード表の一例が
示されている。

第４図では、最下位の１ビツトをメモリのライトイネー
ブル信号制御用に用いる信号２００、次の３ビツトをノ
ーオペレイジョン（ＮＯＰ）、メモリ１１から演算部１
２内蔵レジスタへのロード（ｌｏａｄ）、演算部１２内
蔵レジスタからメモリ１１へのストア（ｓｔｏｒｅ）、
メモリ１１から転送部１３内蔵レジスタへのロード（ｔ
ｒｏｕｔ）、転送部１３内蔵レジスタと２系統の外部入
出力ポートとのデータ転送（ｔｒｓｈａ。

ｔｒｓｈｂ）、転送部１３内蔵レジスタからメモリへの
ストア（ｔ　ｒ　ｉ　ｎ）を示している。

論理回路２０は、リード／ライト信号１０２とデコーダ
２１の出力信号２００とモード信号１０１を入力し、論
理演算を実行した結果をライトイネーブル信号１０５と
して出力する６例えば、リード／ライト信号１０２は値
“１ｎがリード、値“０”がライト、信号２００は値“
１”がアクティブ、モード信号１０１は値“１”が処理
モード、値“０”がメモリモードを各々表すとすると、
ライトイネーブル信号１０５の値は以下のようになる。

信号１０５＝信号１０２　　ＯＲ（信号２００ＡＮＤ　
　信号１０１〉 本実施例では、メモリ１１に対するリード／ライトや演
算部１２および転送部１３に対する命令コード等をデー
タ信号１００を用いて指定することができるため、通常
のメモリと同様のインタフェースを介して処理を実行す
ることができる。また、通常のメモリと比べ新たに用い
る信号はモード信号１０１のみである。このモード信号
は信号線１００，１０２，１０３から成るバスによって
設定できるフリップフロップの出力、あるいはアドレス
信号１０３の一部を用いることができ、いずれの場合も
バスの信号線の構成については従来のメモリを用いるシ
ステムのままで、本発明を用いた装置を接続する際のイ
ンタフェース部に前記モード信号を生成する回路を設け
ればよい。

第３図は本実施例における転送部１３の一構成例を示す
ブロック図である。以下、第３図を参照して説明を行う
。

メモリ１１のデータ信号１０４は、マルチプレクサ３０
に入力される。マルチプレクサ３０の出力は、マスター
レジスタ３１へ信号３０１を介して保持される。マスタ
ーレジスタ３１の出力は、信号３０２を介してスレーブ
レジスタ３２とメモリ１１へのデータ信号に接続される
。スレーブレジスタ３２は、マスターレジスタ３１の保
持データと同じデータを保持し、データ転送によるマス
ターレジスタ３１の保持データの変化があっても転送出
力データが変化しないようにするためのらのであり、そ
の保持データはゲー）−３４，３５によって外部との入
出力ポート信号１０９，１１０へ出力される。

また、外部から入出力ポート１０９．１１０によって転
送されてくるデータは、ゲート３３゜３６からマルチプ
レクサ３０へ入力される。制御部１０からの転送制御信
号１０８は、第４図の処理命令に従って、マルチプレク
サ３０、マスターレジスタ３１、スレーブレジスタ３２
、ゲート３３．３４．３５．３６の制御を行う０例えば
、ｔｒｓｈａではスレーブレジスタ３２の保持データが
ゲート３４から信号１０９へ出力されると同時に、信号
１１０からのデータがゲート３６を通ってマルチプレク
サ３０に入力され、マルチプレクサ３０は信号３０５を
選択してマスターレジスタには信号１１０から入力した
データが保持される。

第５図は本発明の演算機能付きメモリを４個含んだ装置
の例である。以下、第５図を用いて説明を行う。

演算機能付きメモリ１１０，１１１，１１２゜１１３は
、データ信号ｉｏｏ、　リード／ライト信号１０２．ア
ドレス信号１０３を各々共通とし、個々にモード信号１
１００〜１１０３を入力する。

ここで、各モード信号はアドレス信号１０３をデコード
するアドレスデコーダー１１４によって出力されている
。例えば、アドレスの上位の３ビツトをデコードする場
合、０００から０１１までがメモリモードであって、Ｏ
ＯＯで演算機能付きメモリ１１０，００１で演算機能付
きメモリ１１１．０１０で演算機能付きメモリ１１２．
０１０で演算機能付きメモリ１１３がイネーブルになり
、１＊＊の場合には演算機能付きメモリ１１０゜１１１
．１１２，１１３のすべてで処理モードとなるようなモ
ード信号を出力するよう用いることができる。

信号１１０５，１１０６，１１０７．１１０８は、演算
機能付きメモリの転送用多入出力ポートを接続したもの
であり、隣接したチップ同士での転送を行える。

これらを用いて例えば、 Ｃ１＝Ａｉ＋Ｂｉ　（０≦ｉ≦１５） という演算を実行する場合、まずあらかじめモジュール
１１０にＡｏ〜Ａ３．Ｂ０〜Ｂ３．モジュール１１１に
Ａ４〜Ａ７．Ｂ４〜Ｂ７．モジュール１１２にＡ８〜Ａ
ｚ、Ｂｓ〜Ｂ１０．モジュール１１３にＡｌ□〜Ａ１５
．Ｂｌ□〜Ｂｕｓを、各々Ａを０〜３、Ｂを４〜７番地
に格納する０次にモード信号１１００〜１１０３を処理
モード、リード／ライト信号１０２をライトとし、上記
アドレスに格納されたデータに対する加算をデータ信号
１００１００を用いて指定すれば、モジュール４個の並
列処理によって上記演算を実行することができる。また
、 Ｃ＋　＝Ａ　ｔ　＋　Ｂ　＋＋’＋　　（０≦ｉ≦１４
）のような演算を行いたい場合には、ｉ＝３．７゜１１
のときに、同一チップ内にデータが存在しなくなるが、
転送命令によって、Ｂ４　、　Ｂｓ　＋　Ｂ１２をＡ３
　＋　Ａ７　＋　Ａ＋＋の格納されている隣のチップへ
同時に転送することで、処理が高速にできる。

この場合、１＝１５に関するＢｏも４番地を転送する際
に８４．Ｂｅ、Ｂ１２とともに転送され、Ａｌｓとの演
算が行われてしまう。このような動作が望ましくない場
合には、特定のチップではアドレスデコーダ１１４で特
定のチップだけをメモリ−望−ドにできるようにすれば
よく、前記アドレスの上位３ビツトで１００のときは４
チツプとも処理モード、１０１ではチップ１１０だけは
メモリモードとするなどとすればよい。

（発明の効果） 以上説明したように、本発明の演算機能付きメモリにお
いては、チップ間での並列データ転送ができ、単にメモ
リに格納されたデータに対する演算を高速に実行できる
だけでなく、演算部に対する命令コード等をデータ信号
により指定するため、通常のメモリと同様のインタフェ
ースを用いることができる。これはソフトウェア作成等
の際の負担を大きく削減することができるという効果を
もつとともに、容易に既存のシステムのメモリを利用し
た並列処理システムへの変更ができる。

【図面の簡単な説明】

第１図は本発明による演算機能付きメモリの一実施例を
示すブロック図、第２図は第１図に示す実施例において
１モジユールとして含まれる制御部１０を示すブロック
図、第３図は第１図に示す実施例において１モジユール
として含まれる転送部１３を示すブロック図、第４図は
第２図において１モジユールとして含まれるデコーダ２
１におけるデコード族の一例を示す図、第５図は本発明
の演算機能付きメモリを４モジュール含んで構成される
装置の一実施例を示す図である。 １０・・・制御部、１１・・・メモリ、１２・・・演算
部、１３・・・転送部、２０・・・論理回路、２１・・
・デコーダ、２２・・・データセレクタ、１１０，１１
１，１１２゜１１３・・・演Ｘ機能付きメモリ、１１４
・・・アドレスデコーダ。

Claims (1)

1. 【特許請求の範囲】 　メモリ部、演算部、制御部、転送部を備えるとともに
   、前記メモリ部のアドレス信号入力、データ信号入出力
   、リード／ライト信号入力、モード信号入力、複数系統
   のデータ転送入出力のためのポートを備え、 前記制御部は、 前記モード信号がメモリモードを指定しているときには
   、前記リード／ライト信号に従って、前記アドレス信号
   をアドレス、前記データ信号をデータとして前記メモリ
   部の読み出し、または書き込みを行い、 前記モード信号が処理モードを指定しているときには、
   前記リード／ライト信号が書き込みである場合に、前記
   データ信号を解読して、 前記アドレス信号をアドレスとして前記メモリ部から読
   み出したデータの前記演算部または前記転送部への入力
   と、 前記演算部での演算の指定と、 前記アドレス信号をアドレスとして前記演算部からの演
   算結果データまたは前記転送部から転送結果データの前
   記メモリ部への書き込みと、 前記転送部における複数系統の入出力ポートを介した外
   部とのデータ転送と、 を行うことを特徴とする演算機能付きメモリ。