JPH0556545B2 - - Google Patents
Info
- Publication number
- JPH0556545B2 JPH0556545B2 JP60250054A JP25005485A JPH0556545B2 JP H0556545 B2 JPH0556545 B2 JP H0556545B2 JP 60250054 A JP60250054 A JP 60250054A JP 25005485 A JP25005485 A JP 25005485A JP H0556545 B2 JPH0556545 B2 JP H0556545B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- access
- input
- cpu
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007246 mechanism Effects 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 description 24
- 238000007726 management method Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に関し、特にその中の中
央処理装置に関するものである。
央処理装置に関するものである。
（従来技術）
従来、１個の半導体チツプで構成される中央処
理装置（以下、CPUという）がその周辺に設置
される外部入出力装置（以下、Ｉ／Ｏ装置とい
う）をアクセスする方法として、一般に次の方法
が知られている。それは入出力命令によつて発生
されるＩ／Ｏ装置の番号と、Ｉ／Ｏへの書込みお
よび読出し信号とを用いてCPUとＩ／Ｏ装置と
の間でデータのやりとりを行なうものである。こ
れに対し、メモリマツプドＩ／Ｏと呼ばれるＩ／
Ｏ装置のアクセス方法が提案されている。この方
法は、本来主メモリのために用意されているアド
レス領域の一部にＩ／Ｏ装置のアドレスを割り当
て、主メモリに対する書込みおよび読出し命令、
演算命令などに基いて発生される主メモリへのア
ドレスと主メモリへの書込みおよび読出し信号と
を用いてCPUとＩ／Ｏ装置との間でデータのや
りとりを行なうものである。
理装置（以下、CPUという）がその周辺に設置
される外部入出力装置（以下、Ｉ／Ｏ装置とい
う）をアクセスする方法として、一般に次の方法
が知られている。それは入出力命令によつて発生
されるＩ／Ｏ装置の番号と、Ｉ／Ｏへの書込みお
よび読出し信号とを用いてCPUとＩ／Ｏ装置と
の間でデータのやりとりを行なうものである。こ
れに対し、メモリマツプドＩ／Ｏと呼ばれるＩ／
Ｏ装置のアクセス方法が提案されている。この方
法は、本来主メモリのために用意されているアド
レス領域の一部にＩ／Ｏ装置のアドレスを割り当
て、主メモリに対する書込みおよび読出し命令、
演算命令などに基いて発生される主メモリへのア
ドレスと主メモリへの書込みおよび読出し信号と
を用いてCPUとＩ／Ｏ装置との間でデータのや
りとりを行なうものである。
メモリアツプドＩ／Ｏの特徴は、一般の算術論
理演算命令や転送命令等のオペランドを用いて主
メモリと同様にＩ／Ｏ装置をも指定することが可
能なことである。
理演算命令や転送命令等のオペランドを用いて主
メモリと同様にＩ／Ｏ装置をも指定することが可
能なことである。
しかし、メモリマツプドＩ／Ｏには、次に述べ
るように欠点がある。
るように欠点がある。
低速度で動作するCPUに対しては、主メモ
リとＩ／Ｏ装置とはほぼ同様の入出力制御でア
クセスすることが可能であつたが、クロツク周
波数が8MHzを超えるような高速動作をする
CPUではその限りではない。何故ならば、主
メモリは高速アクセスに対応するため、インタ
ーリーブ、ニブルアクセス、ページモードアク
セスなどのアーキテクチヤーを採用できるが、
Ｉ／Ｏ装置は本質的にそのようなアーキテクチ
ヤーを採用できないからである。故に、主メモ
リのアクセスとＩ／Ｏ装置のアクセスとでは、
サイクルタイム、リカバリータイムなどのタイ
ミング制御方式あるいはアクセス方式に差異が
生じ、同一の制御システムがほとんど適合でき
ない。このためメモリアツプドＩ／Ｏ構成の
CPUでこの問題を解決するには周辺回路を余
分に付加する必要があり、システム構成が複雑
になる。
リとＩ／Ｏ装置とはほぼ同様の入出力制御でア
クセスすることが可能であつたが、クロツク周
波数が8MHzを超えるような高速動作をする
CPUではその限りではない。何故ならば、主
メモリは高速アクセスに対応するため、インタ
ーリーブ、ニブルアクセス、ページモードアク
セスなどのアーキテクチヤーを採用できるが、
Ｉ／Ｏ装置は本質的にそのようなアーキテクチ
ヤーを採用できないからである。故に、主メモ
リのアクセスとＩ／Ｏ装置のアクセスとでは、
サイクルタイム、リカバリータイムなどのタイ
ミング制御方式あるいはアクセス方式に差異が
生じ、同一の制御システムがほとんど適合でき
ない。このためメモリアツプドＩ／Ｏ構成の
CPUでこの問題を解決するには周辺回路を余
分に付加する必要があり、システム構成が複雑
になる。
メモリアツプトＩ／Ｏ構成のCPUは、基本
的にその内部でアドレスのどの部分がＩ／Ｏ装
置に接続されているかを判定できないため、 ●Ｉ／Ｏ装置のアクセスの際に命令実行を中断
させる機能、及びその際に内部割込みを発生
させる機能（以下、Ｉ／Ｏアクセストラツプ
機能と呼ぶ）： ●Ｉ／Ｏ装置のアクセスを実行させたい特権レ
ベルをユーザが指定する機能（以下、Ｉ／Ｏ
特権レベル指定機能をいう）： をCPU内部に持たせることができない。仮に
これらの機能を実現させるとすれば、やはり
CPU外部の付加回路及び特殊な割込み処理機
能が必要となる、 メモリマツプトＩ／Ｏ構成においては、全て
のアドレス空間を主メモリに割り当てることが
できない。即ちアドレス空間の一部の部分空間
しかＩ／Ｏ空間として割り当てることができな
い。もし、前記Ｉ／Ｏ空間をアドレス空間に対
して大きくとる場合、例えばアドレスの最上位
ビツトで主メモリとＩ／Ｏとを区別し、その結
果同一の大きさの空間と両者がもつようにした
場合、Ｉ／Ｏ空間をメモリ空間から識別するた
めのアドレスデコーダは不要あるいは小規模で
すむが、主メモリの大きさが小さくなり自由度
がへる。また、Ｉ／Ｏ空間を十分使用しきれず
アドレス空間の大部分が未使用になりやすい。
一方、前記Ｉ／Ｏ空間をアドレス空間に対して
小さくとる場合、主メモリ空間、Ｉ／Ｏ空間の
使用効率と自由度は高められるが、アドレスデ
ユーダが大規模になる。しかも、Ｉ／Ｏ空間を
アドレス空間の任意の位置に割り当てられるよ
うにするためには、非常に複雑なアドレスデユ
ーダが要る。即ち、メモリマツプトＩ／Ｏ構成
では、アドレス空間上のＩ／Ｏ空間の占める割
合と外部アドレスデコーダの規模はトレードオ
フの関係にあり、システム構成上望ましくない
結果となる。
的にその内部でアドレスのどの部分がＩ／Ｏ装
置に接続されているかを判定できないため、 ●Ｉ／Ｏ装置のアクセスの際に命令実行を中断
させる機能、及びその際に内部割込みを発生
させる機能（以下、Ｉ／Ｏアクセストラツプ
機能と呼ぶ）： ●Ｉ／Ｏ装置のアクセスを実行させたい特権レ
ベルをユーザが指定する機能（以下、Ｉ／Ｏ
特権レベル指定機能をいう）： をCPU内部に持たせることができない。仮に
これらの機能を実現させるとすれば、やはり
CPU外部の付加回路及び特殊な割込み処理機
能が必要となる、 メモリマツプトＩ／Ｏ構成においては、全て
のアドレス空間を主メモリに割り当てることが
できない。即ちアドレス空間の一部の部分空間
しかＩ／Ｏ空間として割り当てることができな
い。もし、前記Ｉ／Ｏ空間をアドレス空間に対
して大きくとる場合、例えばアドレスの最上位
ビツトで主メモリとＩ／Ｏとを区別し、その結
果同一の大きさの空間と両者がもつようにした
場合、Ｉ／Ｏ空間をメモリ空間から識別するた
めのアドレスデコーダは不要あるいは小規模で
すむが、主メモリの大きさが小さくなり自由度
がへる。また、Ｉ／Ｏ空間を十分使用しきれず
アドレス空間の大部分が未使用になりやすい。
一方、前記Ｉ／Ｏ空間をアドレス空間に対して
小さくとる場合、主メモリ空間、Ｉ／Ｏ空間の
使用効率と自由度は高められるが、アドレスデ
ユーダが大規模になる。しかも、Ｉ／Ｏ空間を
アドレス空間の任意の位置に割り当てられるよ
うにするためには、非常に複雑なアドレスデユ
ーダが要る。即ち、メモリマツプトＩ／Ｏ構成
では、アドレス空間上のＩ／Ｏ空間の占める割
合と外部アドレスデコーダの規模はトレードオ
フの関係にあり、システム構成上望ましくない
結果となる。
（本発明が解決すべき問題点）
最近、仮想記憶管理機構を備えたCPUが提案
されている。これによれば、記憶管理上のいくつ
かの問題は解決可能である。例えばメモリマツプ
トＩ／Ｏ構成のCPUに対する仮想記憶管理の実
施例では、仮想記憶空間の任意の部分をＩ／Ｏ
装置に、残りの部分を主メモリにそれぞれ割り当
てることが可能であり、Ｉ／Ｏ装置に対して主
メモリと同様のアクセス権制御や不法アクセスか
らの保護が可能となるという効果がある。しか
し、実アドレス空間がメモリマツプトＩ／Ｏ構成
になつているため、前述のメモリマツプトＩ／Ｏ
構成の３つの問題点に関する本質的に解決とはな
つていない。
されている。これによれば、記憶管理上のいくつ
かの問題は解決可能である。例えばメモリマツプ
トＩ／Ｏ構成のCPUに対する仮想記憶管理の実
施例では、仮想記憶空間の任意の部分をＩ／Ｏ
装置に、残りの部分を主メモリにそれぞれ割り当
てることが可能であり、Ｉ／Ｏ装置に対して主
メモリと同様のアクセス権制御や不法アクセスか
らの保護が可能となるという効果がある。しか
し、実アドレス空間がメモリマツプトＩ／Ｏ構成
になつているため、前述のメモリマツプトＩ／Ｏ
構成の３つの問題点に関する本質的に解決とはな
つていない。
メモリマツプトＩ／Ｏ構成をとらないCPUに
対する仮想記憶管理の実施例では、CPU内部で
主メモリアクセスとＩ／Ｏ装置アクセスとを分離
して判定することで、Ｉ／Ｏアクセストラツプ機
能や、Ｉ／Ｏ特権レベルの指定機能を持つことが
可能である。しかし、実アドレス空間にＩ／Ｏア
ドレスが含まれていないため、Ｉ／Ｏ装置を命令
オペランドとして指定することができず、また
Ｉ／Ｏ装置に対するアクセス権制御を仮想記憶管
理機構を用いて行なえないため、柔軟性のある
Ｉ／Ｏ装置の保護が難しいという欠点がある。
対する仮想記憶管理の実施例では、CPU内部で
主メモリアクセスとＩ／Ｏ装置アクセスとを分離
して判定することで、Ｉ／Ｏアクセストラツプ機
能や、Ｉ／Ｏ特権レベルの指定機能を持つことが
可能である。しかし、実アドレス空間にＩ／Ｏア
ドレスが含まれていないため、Ｉ／Ｏ装置を命令
オペランドとして指定することができず、また
Ｉ／Ｏ装置に対するアクセス権制御を仮想記憶管
理機構を用いて行なえないため、柔軟性のある
Ｉ／Ｏ装置の保護が難しいという欠点がある。
（問題点を解決するための手段）
本発明は１チツプのCPUの内部に仮想記憶管
理を行なう機構を設けることにより、当該CPU
においてその仮想記憶空間上でメモリマツプト
Ｉ／Ｏを実現し、ソフトウエアが簡潔に作成でき
るようにしたこと、一方、実記憶空間をＩ／Ｏ空
間と主記憶空間とに分離し、当該CPUが前記二
つの空間の差異を判定することにより、 ●Ｉ／Ｏ装置のアクセスの際に命令実行を中断さ
せる機能及びその際に内部割込みを発生させる
機能： ●Ｉ／Ｏ装置のアクセスを実行させたい特権レベ
ルをユーザが指定する機能： ●Ｉ／Ｏ装置のアクセスのための特別なタイミン
グと入出力制御信号を生成する機能： をCPU内部で実現することができるようにした
ことを特徴とする。
理を行なう機構を設けることにより、当該CPU
においてその仮想記憶空間上でメモリマツプト
Ｉ／Ｏを実現し、ソフトウエアが簡潔に作成でき
るようにしたこと、一方、実記憶空間をＩ／Ｏ空
間と主記憶空間とに分離し、当該CPUが前記二
つの空間の差異を判定することにより、 ●Ｉ／Ｏ装置のアクセスの際に命令実行を中断さ
せる機能及びその際に内部割込みを発生させる
機能： ●Ｉ／Ｏ装置のアクセスを実行させたい特権レベ
ルをユーザが指定する機能： ●Ｉ／Ｏ装置のアクセスのための特別なタイミン
グと入出力制御信号を生成する機能： をCPU内部で実現することができるようにした
ことを特徴とする。
すなわち、本発明の情報処理装置は仮想記憶管
理を主なう中央処理装置において、中央処理装置
内部で仮想アドレスから実アドレスへの変換を高
速に行なうための変換索引緩衝機構と、入出力制
御信号を供給する制御回路とを具備し、変換索引
緩衝機構でアドレス変換が行なわれるとき、仮想
アドレスから当該仮想アドレスに対応する実アド
レスとともに前記実アドレスが主記憶の内容を指
定するアドレスか外部入出力装置を指定するアド
レスかを区別するための信号を生成し、前記制御
回路が当該信号を用いて主記憶アクセスと外部入
出力アクセスの両方の場合に対応した入出力制御
信号を供給できるようにしたものである。これに
より、本発明を用いれば、 仮想アドレスから実アドレスへの変換索引緩
衝機構を用いたアドレス変換の際に、実アドレ
スが主記憶アドレスなのか外部入出力アドレス
なのかを示す情報（以下、Ｍ／IO情報という）
を得ることが可能となる。
理を主なう中央処理装置において、中央処理装置
内部で仮想アドレスから実アドレスへの変換を高
速に行なうための変換索引緩衝機構と、入出力制
御信号を供給する制御回路とを具備し、変換索引
緩衝機構でアドレス変換が行なわれるとき、仮想
アドレスから当該仮想アドレスに対応する実アド
レスとともに前記実アドレスが主記憶の内容を指
定するアドレスか外部入出力装置を指定するアド
レスかを区別するための信号を生成し、前記制御
回路が当該信号を用いて主記憶アクセスと外部入
出力アクセスの両方の場合に対応した入出力制御
信号を供給できるようにしたものである。これに
より、本発明を用いれば、 仮想アドレスから実アドレスへの変換索引緩
衝機構を用いたアドレス変換の際に、実アドレ
スが主記憶アドレスなのか外部入出力アドレス
なのかを示す情報（以下、Ｍ／IO情報という）
を得ることが可能となる。
前記Ｍ／IO情報を仮想記憶管理に用いるア
ドレス変換テーブルに含め、その値を任意に設
定することにより仮想記憶空間の任意の部分空
間をＩ／Ｏ装置に、残りの部分空間を主記憶に
割り当てることが可能となる。
ドレス変換テーブルに含め、その値を任意に設
定することにより仮想記憶空間の任意の部分空
間をＩ／Ｏ装置に、残りの部分空間を主記憶に
割り当てることが可能となる。
さらに、CPU内部で前記Ｍ／IO情報を用い
ることで、 ●Ｉ／Ｏ装置のアクセスの際に命令実行を中断
させる機能、及びその際に内部割込みを発生
させる機能： ●Ｉ／Ｏ装置のアクセスを実行させたい特権レ
ベルをユーザが指定する機能： ●Ｉ／Ｏ装置のアクセスのための特別なタイミ
ングと入出力制御信号を生成する機能： をCPU内部で実現することが可能となる。
ることで、 ●Ｉ／Ｏ装置のアクセスの際に命令実行を中断
させる機能、及びその際に内部割込みを発生
させる機能： ●Ｉ／Ｏ装置のアクセスを実行させたい特権レ
ベルをユーザが指定する機能： ●Ｉ／Ｏ装置のアクセスのための特別なタイミ
ングと入出力制御信号を生成する機能： をCPU内部で実現することが可能となる。
本発明によれば、Ｉ／Ｏ空間を仮想空間の任
意の部分空間に割り当てることにより、CPU
で実行される命令の豊富な主記憶参照法をＩ／
Ｏ空間に対しても使用でき、それと同時にＩ／
Ｏ装置のアクセスの際に命令実行を中断させる
ことあるいは内部割込みを発生させることによ
りプログラム開発やプログラムデバツグの効率
化がはかられる。さらに、Ｉ／Ｏ装置のアクセ
スを実行させたい特権レベルをユーザが指定す
ることにより、CPUがオペレーテイングシス
テムの最高レベルからユーザレベルまでの任意
のレベルで外部入出力装置を管理することが可
能となる。さらに、Ｉ／Ｏ装置ほ対応する入出
力制御信号をCPUが生成することによりCPU
周辺の回路構成が単純になるという種々の優れ
た効果がえられる。
意の部分空間に割り当てることにより、CPU
で実行される命令の豊富な主記憶参照法をＩ／
Ｏ空間に対しても使用でき、それと同時にＩ／
Ｏ装置のアクセスの際に命令実行を中断させる
ことあるいは内部割込みを発生させることによ
りプログラム開発やプログラムデバツグの効率
化がはかられる。さらに、Ｉ／Ｏ装置のアクセ
スを実行させたい特権レベルをユーザが指定す
ることにより、CPUがオペレーテイングシス
テムの最高レベルからユーザレベルまでの任意
のレベルで外部入出力装置を管理することが可
能となる。さらに、Ｉ／Ｏ装置ほ対応する入出
力制御信号をCPUが生成することによりCPU
周辺の回路構成が単純になるという種々の優れ
た効果がえられる。
（実施例の説明）
本発明を図面に基づいて説明する。
第１図は本発明の一実施例のブロツク図、第２
図は第１図の変換索引検索機構の一実施例の要部
回路図、第３および４図はオートマトンレベルで
実現例を示す図、第５図は、主記憶読出しアクセ
スの場合のタイミングチヤート、第６図は、Ｉ／
Ｏ装置読出しアクセスの場合のタイミングチヤー
トを各々示している。
図は第１図の変換索引検索機構の一実施例の要部
回路図、第３および４図はオートマトンレベルで
実現例を示す図、第５図は、主記憶読出しアクセ
スの場合のタイミングチヤート、第６図は、Ｉ／
Ｏ装置読出しアクセスの場合のタイミングチヤー
トを各々示している。
まず、各図の各構成要素の機能を説明する。
図において、１０はCPUで実行される命令の
オペランドの仮想アドレスを受け取るラツチであ
る。ここから出力される仮想アドレス２１は、変
換索引緩衝機構（以下、TLBという）１１を通
じて実アドレス２２に変換される。１１は仮想ア
ドレスの上位データ２３により索引データを検索
し、もし該当するデータがあれば対応する実アド
レスの上位データ２４及び前記実アドレスに対応
するＭ／IO情報２５を変換結果として出力する
TLBである。この詳細は第２図に示される。１
２は割込み制御回路である。Ｍ／IO情報２５に
基づきＩ／Ｏ装置に対するアドレスを検出した場
合の割込み、及びＩ／Ｏ装置を指定された特権レ
ベル以外でアクセスしようとした場合の割込みが
扱えるような機能が、従来の割込み処理機能以外
に追加されている。１３は現在のCPUの命令実
行の特権レベルを示すレジスタである。１４は
Ｉ／Ｏアクセスを行なう特権レベルをユーザが指
定するために設けられたレジスタである。１５は
レジスタ１３とレジスタ１４の、内容を比較し、
もし一致していないときにＩ／Ｏアクセスが発生
すれば割込みを要求するための制御回路である。
１６はＭ／IO情報２５に基づき、当該実施例の
外部に供給される入出力制御信号群２６を生成す
るための制御回路である。入出力制御信号群２６
は、第５図、第６図で示される入出力制御信号群
に対応する。この詳細は３，４図で示される。１
７は実アドレス端子群である。TLB11で変換され
た実アドレスの上位データ２４と変換されない仮
想アドレスの下位データ２７が結合されて実アド
レス２２となりここから出力される。１８はＭ／
IO信号端子である。TLB11で変換されたＭ／IO情
報２５がここから出力される。１９は入出力制御
信号端子群である。制御回路１２で生成された入
出力制御信号群２６がここから出力される。
オペランドの仮想アドレスを受け取るラツチであ
る。ここから出力される仮想アドレス２１は、変
換索引緩衝機構（以下、TLBという）１１を通
じて実アドレス２２に変換される。１１は仮想ア
ドレスの上位データ２３により索引データを検索
し、もし該当するデータがあれば対応する実アド
レスの上位データ２４及び前記実アドレスに対応
するＭ／IO情報２５を変換結果として出力する
TLBである。この詳細は第２図に示される。１
２は割込み制御回路である。Ｍ／IO情報２５に
基づきＩ／Ｏ装置に対するアドレスを検出した場
合の割込み、及びＩ／Ｏ装置を指定された特権レ
ベル以外でアクセスしようとした場合の割込みが
扱えるような機能が、従来の割込み処理機能以外
に追加されている。１３は現在のCPUの命令実
行の特権レベルを示すレジスタである。１４は
Ｉ／Ｏアクセスを行なう特権レベルをユーザが指
定するために設けられたレジスタである。１５は
レジスタ１３とレジスタ１４の、内容を比較し、
もし一致していないときにＩ／Ｏアクセスが発生
すれば割込みを要求するための制御回路である。
１６はＭ／IO情報２５に基づき、当該実施例の
外部に供給される入出力制御信号群２６を生成す
るための制御回路である。入出力制御信号群２６
は、第５図、第６図で示される入出力制御信号群
に対応する。この詳細は３，４図で示される。１
７は実アドレス端子群である。TLB11で変換され
た実アドレスの上位データ２４と変換されない仮
想アドレスの下位データ２７が結合されて実アド
レス２２となりここから出力される。１８はＭ／
IO信号端子である。TLB11で変換されたＭ／IO情
報２５がここから出力される。１９は入出力制御
信号端子群である。制御回路１２で生成された入
出力制御信号群２６がここから出力される。
第２図は第１図におけるTLB11の詳細な実施例
を示す回路図である。１１−１〜３はTLBの１つ
のエントリを示すブロツクである。TLBはこの
ようなエントリが複数個カスケード接続されるこ
とで構成される。１１−４は仮想アドレスデータ
レジスタであり、TLBの索引データとして保持さ
れる仮想アドレス上位データが格納される。１１
−５は実アドレスデータレジスタであり、仮想ア
ドレスデータレジスタ１１−４に格納されたアド
レスに対応する実アドレス上位データが格納され
る。１１−６はＭ／IO情報レジスタであり、実
アドレスデータレジスタ１１−５に格納されたア
ドレスに対応するＭ／IO情報が格納される。１
１−７は比較器を、１１−８，１１−９はデータ
の通過を制御するゲートを各々表わす。
を示す回路図である。１１−１〜３はTLBの１つ
のエントリを示すブロツクである。TLBはこの
ようなエントリが複数個カスケード接続されるこ
とで構成される。１１−４は仮想アドレスデータ
レジスタであり、TLBの索引データとして保持さ
れる仮想アドレス上位データが格納される。１１
−５は実アドレスデータレジスタであり、仮想ア
ドレスデータレジスタ１１−４に格納されたアド
レスに対応する実アドレス上位データが格納され
る。１１−６はＭ／IO情報レジスタであり、実
アドレスデータレジスタ１１−５に格納されたア
ドレスに対応するＭ／IO情報が格納される。１
１−７は比較器を、１１−８，１１−９はデータ
の通過を制御するゲートを各々表わす。
第３図、第４図は、データの読込みに対する制
御回路１２のオートマトンレベルでの実現例を示
しており、第３図は主記憶から読込みサイクルに
おける状態遷移を、第４図は、Ｉ／Ｏ装置からの
読込みサイクルにおける状態遷移を各々示してい
る。両面において、丸印は状態を、矢印は遷移を
それぞれ示すものである。ここで、遷移はクロツ
ク周期毎に生じ、斜線の左に書かれた式は、遷移
先が複数存在する場合の遷移条件を表わし、斜線
の右に書かれた式は、遷移の際の出力変化を表わ
す。式中に現われる信号名は、次に述べられる第
５図、第６図のものと同一の名称及び意味を持
つ。
御回路１２のオートマトンレベルでの実現例を示
しており、第３図は主記憶から読込みサイクルに
おける状態遷移を、第４図は、Ｉ／Ｏ装置からの
読込みサイクルにおける状態遷移を各々示してい
る。両面において、丸印は状態を、矢印は遷移を
それぞれ示すものである。ここで、遷移はクロツ
ク周期毎に生じ、斜線の左に書かれた式は、遷移
先が複数存在する場合の遷移条件を表わし、斜線
の右に書かれた式は、遷移の際の出力変化を表わ
す。式中に現われる信号名は、次に述べられる第
５図、第６図のものと同一の名称及び意味を持
つ。
第５図、第６図において、CLKはCPUに対し
て供給されるクロツク入力信号、Ａ２３−Ａ０は
主記憶及びＩ／Ｏ装置のアクセスするためのアド
レス信号、は上記アドレス信号が有効であ
ることを示す出力信号、Ｒ／は読込みと書込み
を区別するための出力信号、はCPUがデータ
信号を受けとる状態にあることを示す出力信号、
Dataはデータ入力信号、は読込み処理の
終了を主記憶またはＩ／Ｏ装置が知らせる入力信
号、は主記憶アクセスとＩ／Ｏ装置のアク
セスを区別するための出力信号、ST２−０は読
込み処理のタイプ及びホールト状態を示す信号で
ある。このうち、，Ｒ／，，，
MRQ，ST２−０は入出力制御信号である。
て供給されるクロツク入力信号、Ａ２３−Ａ０は
主記憶及びＩ／Ｏ装置のアクセスするためのアド
レス信号、は上記アドレス信号が有効であ
ることを示す出力信号、Ｒ／は読込みと書込み
を区別するための出力信号、はCPUがデータ
信号を受けとる状態にあることを示す出力信号、
Dataはデータ入力信号、は読込み処理の
終了を主記憶またはＩ／Ｏ装置が知らせる入力信
号、は主記憶アクセスとＩ／Ｏ装置のアク
セスを区別するための出力信号、ST２−０は読
込み処理のタイプ及びホールト状態を示す信号で
ある。このうち、，Ｒ／，，，
MRQ，ST２−０は入出力制御信号である。
次にかかるCPUの動作を説明する。
CPU内で行なわれる命令実行の際に、インデ
クス情報や変位情報を含めて計算された仮想アド
レスに対して、オペランドあるいは命令の読込
み／書込み要求が発生すると前記仮想アドレスは
ラツチ１０に転送される。
クス情報や変位情報を含めて計算された仮想アド
レスに対して、オペランドあるいは命令の読込
み／書込み要求が発生すると前記仮想アドレスは
ラツチ１０に転送される。
仮想アドレス２１の上位の値２３はTLB11に、
下位の値２７は端子群１７に各々転送される。
TLB11に転送された値２３は、TLB11内の全エント
リ（１１−１〜３を含む）内の仮想アドレスレジ
スタ１１−４に格納された値と比較器１１−７を
用いて同時に比較される。もし、一致したエント
リが存在すれば、当該エントリ内の比較器出力１
１−１０が発生され、それによつて通過制御ゲー
ト１１−８，１１−９が開く。その結果、実アド
レスデータレジスタ１１−５の内容及びＭ／IO
情報レジスタ１１−６の内容が、実アドレスの上
位の値２４及び前記実アドレスのＭ／IO情報２
５として出力される。もし、一致するエントリが
なければ仮想記憶管理方式に基づき、選択された
１つのエントリに対し、その３つのレジスタ１１
−４，１１−５，１１−６の内容が更新され、更
新終了後再比較が行なわれ、実アドレスの上位の
値２４及び前記実アドレスのＭ／IO情報２５が
出力される。TLB11から出力された実アドレスの
上位の値２４は、端子群１７に転送される。
TLB11から出力されたＭ／IO情報２５は、端子１
８に転送されると共に、割込み制御回路１２、制
御回路１５、制御回路１６転送される。もし、
Ｉ／Ｏアクセスに対する命令停止要求、内部割込
み要求があれば、割込み制御回路１２は、Ｍ／
IO情報２５に基づき命令実行を中断させる。制
御回路１５では、Ｉ／Ｏアクセスを行なう特権レ
ベルを監視している。レジスタ１３に格納された
現在の特権レベルとレジスタ１４に格納されたユ
ーザ指定のＩ／Ｏアクセス特権レベルとを比較
し、もし一致しない時にＩ／Ｏアクセス要求が生
じＭ／IO情報２５がＩ／Ｏアクセスを示してい
れば、制御回路１５は割込み制御回路１２に信号
を送り特権違反の割込み処理を要求する。制御回
路１２ではＭ／IO情報２５に基づき入出力制御
信号を生成する。
下位の値２７は端子群１７に各々転送される。
TLB11に転送された値２３は、TLB11内の全エント
リ（１１−１〜３を含む）内の仮想アドレスレジ
スタ１１−４に格納された値と比較器１１−７を
用いて同時に比較される。もし、一致したエント
リが存在すれば、当該エントリ内の比較器出力１
１−１０が発生され、それによつて通過制御ゲー
ト１１−８，１１−９が開く。その結果、実アド
レスデータレジスタ１１−５の内容及びＭ／IO
情報レジスタ１１−６の内容が、実アドレスの上
位の値２４及び前記実アドレスのＭ／IO情報２
５として出力される。もし、一致するエントリが
なければ仮想記憶管理方式に基づき、選択された
１つのエントリに対し、その３つのレジスタ１１
−４，１１−５，１１−６の内容が更新され、更
新終了後再比較が行なわれ、実アドレスの上位の
値２４及び前記実アドレスのＭ／IO情報２５が
出力される。TLB11から出力された実アドレスの
上位の値２４は、端子群１７に転送される。
TLB11から出力されたＭ／IO情報２５は、端子１
８に転送されると共に、割込み制御回路１２、制
御回路１５、制御回路１６転送される。もし、
Ｉ／Ｏアクセスに対する命令停止要求、内部割込
み要求があれば、割込み制御回路１２は、Ｍ／
IO情報２５に基づき命令実行を中断させる。制
御回路１５では、Ｉ／Ｏアクセスを行なう特権レ
ベルを監視している。レジスタ１３に格納された
現在の特権レベルとレジスタ１４に格納されたユ
ーザ指定のＩ／Ｏアクセス特権レベルとを比較
し、もし一致しない時にＩ／Ｏアクセス要求が生
じＭ／IO情報２５がＩ／Ｏアクセスを示してい
れば、制御回路１５は割込み制御回路１２に信号
を送り特権違反の割込み処理を要求する。制御回
路１２ではＭ／IO情報２５に基づき入出力制御
信号を生成する。
今、当該CPUが外部からデータを読みこむア
クセスを行なうものとすると、Ｍ／IO情報２５
が主記憶アクセスを示している場合は第３図のオ
ートマトンに従つて入出力制御信号が生成され
る。第３図においてCPUが初期状態S0とき、
MRQ信号が論理０となると次クロツクでCPUは
状態S1遷移し、次クロツクで信号及び信
号を論理０におとし状態S2に遷移する。ここで主
記憶から送られる信号が論理１の場合、
CPUは応答待ち状態にはいり信号が論
理０になると状態S3に遷移し、次クロツクで
BCY信号及び信号を論理１に上げ初期状態S0
に遷移する。これらの動作の結果として第５図の
タイミングチヤートに示されるような信号の応答
が行なわれる。
クセスを行なうものとすると、Ｍ／IO情報２５
が主記憶アクセスを示している場合は第３図のオ
ートマトンに従つて入出力制御信号が生成され
る。第３図においてCPUが初期状態S0とき、
MRQ信号が論理０となると次クロツクでCPUは
状態S1遷移し、次クロツクで信号及び信
号を論理０におとし状態S2に遷移する。ここで主
記憶から送られる信号が論理１の場合、
CPUは応答待ち状態にはいり信号が論
理０になると状態S3に遷移し、次クロツクで
BCY信号及び信号を論理１に上げ初期状態S0
に遷移する。これらの動作の結果として第５図の
タイミングチヤートに示されるような信号の応答
が行なわれる。
Ｍ／IO情報２５がＩ／Ｏ装置のアクセスを示
している場合は、第４図のオートマトンに従つて
入出力制御信号が生成される。第４図と第３図の
状態遷移の差異は、状態S1と状態S2の間に状態Si
を置くことにより、Ｉ／Ｏ装置からの信号を十分
安定した状態で読むことができるようにしてある
点である。また、本実施例とは別の実施例では、
Ｉ／Ｏ装置が主記憶装置よりもアドレスデコード
により多くの時間を必要とする点を配慮して、状
態S1から状態Siの間で行なわれるDS信号の反転
を状態Siから状態S2間で行ない、Ｉ／Ｏ装置の選
択に余裕を持たせている。
している場合は、第４図のオートマトンに従つて
入出力制御信号が生成される。第４図と第３図の
状態遷移の差異は、状態S1と状態S2の間に状態Si
を置くことにより、Ｉ／Ｏ装置からの信号を十分
安定した状態で読むことができるようにしてある
点である。また、本実施例とは別の実施例では、
Ｉ／Ｏ装置が主記憶装置よりもアドレスデコード
により多くの時間を必要とする点を配慮して、状
態S1から状態Siの間で行なわれるDS信号の反転
を状態Siから状態S2間で行ない、Ｉ／Ｏ装置の選
択に余裕を持たせている。
本実施例の第４図に示すオートマトンの動作結
果は、第６図のようになる。
果は、第６図のようになる。
本実施例ではＭ／IO情報を：
●Ｉ／Ｏアクセストラツプ機能 ●Ｉ／Ｏ特権レ
ベルの指定機能；●Ｉ／Ｏアクセスの入出力制
御信号の発生機能； に用いているが、他にＭ／IO情報に基づいて仮
想記憶管理の保護の方法を変えることも可能であ
る。
ベルの指定機能；●Ｉ／Ｏアクセスの入出力制
御信号の発生機能； に用いているが、他にＭ／IO情報に基づいて仮
想記憶管理の保護の方法を変えることも可能であ
る。
（発明の効果）
以上のように、本発明は従来の仮想記憶管理機
構に若干の制御回路を付加するだけで、仮想記憶
空間上でメモリマツプトＩ／Ｏが行なえ、かつ
CPUを含むシステム構成を簡単化することが可
能となり、さらにCPUの機能を大きく向上させ
ることができる。
構に若干の制御回路を付加するだけで、仮想記憶
空間上でメモリマツプトＩ／Ｏが行なえ、かつ
CPUを含むシステム構成を簡単化することが可
能となり、さらにCPUの機能を大きく向上させ
ることができる。
第１図は本発明の一実施例を示したブロツク
図、第２図は第１図の１１をより詳細に示した回
路図、第３図、第４図は第１図の１２のオートマ
トンレベルでの実現例を示した図である。 １０……仮想アドレスラツチ、１１……変換索
引検索機構（TLB）、１２……割込み制御回路、
１３……特権レベル表示レジスタ、１４……Ｉ／
Ｏアクセスレベルレジスタ、１５……Ｉ／Ｏアク
セスレベル監視回路、１６……入出力制御信号生
成回路、１７……実アドレス端子群、１８……
Ｍ／IO信号端子、１９……入出力制御信号端子
群、１１−１，１１−２，１１−３……TLBに
おける各エントリ、１１−４……仮想アドレスデ
ータレジスタ、１１−５……実アドレスデータレ
ジスタ、１１−６……Ｍ／IO情報レジスタ、１
１−７……TLBに入力されたデータと仮想アド
レスデータレジスタ１１−４の内容とを比較し、
一致しているかどうかを検出する比較器、１１−
８，１１−９……比較器１１−７の出力に従いデ
ータを通過させるか否かを判定するゲート、１１
−１０……比較器１１−７の出力、第５図、第６
図は１つのCPU例について、それが授受するア
ドレス信号、データ信号、及び入出力制御信号を
示すもので、第５図は主記憶からの読込みアクセ
スの際のタイムチヤート、第６図はＩ／Ｏ装置か
らの読込みアクセスの際のタイムチヤートであ
る。CLKはCPUに対して供給されるクロツク入
力信号、Ａ２３−Ａ０は主記憶及びＩ／Ｏ装置の
アクセスするためのアドレス信号、は上記
アドレス信号が有効であることを示す出力信号、
Ｒ／は読込みと書込みを区別するための出力信
号、はCPUがデータ信号を受けとる状態にあ
ることを示す出力信号、Dataはデータ入力信号、
Readyは読込み処理の終了を主記憶またはＩ／Ｏ
装置が知らせる入力信号、は主記憶アクセ
スとＩ／Ｏ装置のアクセスを区別するための出力
信号、ST２−０は読込み処理のタイプ及びホー
ルト状態を示す信号。
図、第２図は第１図の１１をより詳細に示した回
路図、第３図、第４図は第１図の１２のオートマ
トンレベルでの実現例を示した図である。 １０……仮想アドレスラツチ、１１……変換索
引検索機構（TLB）、１２……割込み制御回路、
１３……特権レベル表示レジスタ、１４……Ｉ／
Ｏアクセスレベルレジスタ、１５……Ｉ／Ｏアク
セスレベル監視回路、１６……入出力制御信号生
成回路、１７……実アドレス端子群、１８……
Ｍ／IO信号端子、１９……入出力制御信号端子
群、１１−１，１１−２，１１−３……TLBに
おける各エントリ、１１−４……仮想アドレスデ
ータレジスタ、１１−５……実アドレスデータレ
ジスタ、１１−６……Ｍ／IO情報レジスタ、１
１−７……TLBに入力されたデータと仮想アド
レスデータレジスタ１１−４の内容とを比較し、
一致しているかどうかを検出する比較器、１１−
８，１１−９……比較器１１−７の出力に従いデ
ータを通過させるか否かを判定するゲート、１１
−１０……比較器１１−７の出力、第５図、第６
図は１つのCPU例について、それが授受するア
ドレス信号、データ信号、及び入出力制御信号を
示すもので、第５図は主記憶からの読込みアクセ
スの際のタイムチヤート、第６図はＩ／Ｏ装置か
らの読込みアクセスの際のタイムチヤートであ
る。CLKはCPUに対して供給されるクロツク入
力信号、Ａ２３−Ａ０は主記憶及びＩ／Ｏ装置の
アクセスするためのアドレス信号、は上記
アドレス信号が有効であることを示す出力信号、
Ｒ／は読込みと書込みを区別するための出力信
号、はCPUがデータ信号を受けとる状態にあ
ることを示す出力信号、Dataはデータ入力信号、
Readyは読込み処理の終了を主記憶またはＩ／Ｏ
装置が知らせる入力信号、は主記憶アクセ
スとＩ／Ｏ装置のアクセスを区別するための出力
信号、ST２−０は読込み処理のタイプ及びホー
ルト状態を示す信号。
Claims (1)
- １ 仮想アドレスから実アドレスへの変換を行う
ための変換索引緩衝機構であつて該実アドレスと
ともに該実アドレスが主記憶装置を指定するアド
レスか又は入出力装置を指定するアドレスかを示
す指定情報を格納する変換索引緩衝機構と、現在
の特権レベルを示す情報を格納する第１レジスタ
と、ユーザ指定の入出力アクセス特権レベルを示
す情報を格納する第２レジスタと、該変換索引緩
衝機構から出力された該指定情報が入出力装置を
指定するアドレスであることを示すときに前記第
１および第２レジスタの内容を比較し両者が不一
致のときに特権違反の割込み処理を要求する手段
とを備えた情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250054A JPS62109144A (ja) | 1985-11-08 | 1985-11-08 | 情報処理装置 |
| EP86115570A EP0229253A3 (en) | 1985-11-08 | 1986-11-10 | Data processor with virtual memory management |
| US07/965,534 US5347636A (en) | 1985-11-08 | 1992-10-23 | Data processor which efficiently accesses main memory and input/output devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250054A JPS62109144A (ja) | 1985-11-08 | 1985-11-08 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109144A JPS62109144A (ja) | 1987-05-20 |
| JPH0556545B2 true JPH0556545B2 (ja) | 1993-08-19 |
Family
ID=17202115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250054A Granted JPS62109144A (ja) | 1985-11-08 | 1985-11-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117472A (ja) * | 1993-10-29 | 1995-05-09 | Kinugawa Rubber Ind Co Ltd | 自動車のドアサッシュ部構造 |
-
1985
- 1985-11-08 JP JP60250054A patent/JPS62109144A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117472A (ja) * | 1993-10-29 | 1995-05-09 | Kinugawa Rubber Ind Co Ltd | 自動車のドアサッシュ部構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109144A (ja) | 1987-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9465753B2 (en) | Memory management unit that applies rules based on privilege identifier | |
| US8683115B2 (en) | Programmable mapping of external requestors to privilege classes for access protection | |
| US4831520A (en) | Bus interface circuit for digital data processor | |
| US5347636A (en) | Data processor which efficiently accesses main memory and input/output devices | |
| JP4295111B2 (ja) | メモリ管理システム及び線形アドレスに基づいたメモリアクセスセキュリティ付与方法 | |
| KR100344132B1 (ko) | 컴퓨터 메모리 인터페이스용 장치와, 휴대용 이동 컴퓨터와 그 컴퓨터에서의 프로그램 명령 페치 및 데이타 기록/판독 요청 수행 방법 | |
| JPH0642212B2 (ja) | メモリアクセス制御装置 | |
| EP0303648A1 (en) | CENTRAL PROCESSOR UNIT FOR DIGITAL DATA PROCESSING ARRANGEMENT WITH CACHE MEMORY MANAGEMENT DEVICE. | |
| US5440708A (en) | Microprocessor and storage management system having said microprocessor | |
| JP2816146B2 (ja) | 回路動作テスト装置 | |
| US5933613A (en) | Computer system and inter-bus control circuit | |
| JPH07120318B2 (ja) | アクセス及び欠陥論理信号を用いて主メモリユニットを保護する装置及び方法 | |
| JPH0556545B2 (ja) | ||
| US5276892A (en) | Destination control logic for arithmetic and logic unit for digital data processor | |
| JPS6362778B2 (ja) | ||
| JPS59173828A (ja) | デ−タ処理システム | |
| JPH0154735B2 (ja) | ||
| JPS6019816B2 (ja) | マイクロプログラム制御アダプタ | |
| JP3323341B2 (ja) | エミュレーション用プロセッサおよびそれを搭載したエミュレータ | |
| JPH04337851A (ja) | メモリアクセス方式 | |
| EP0229253A2 (en) | Data processor with virtual memory management | |
| JP2593935B2 (ja) | ダイレクトメモリアクセス装置 | |
| JPS6069745A (ja) | デ−タアドレツシング方式 | |
| JPH06259329A (ja) | アドレス変換機構を備えた情報処理装置 | |
| JPH05158782A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |