JPH0926945A - 情報処理装置 - Google Patents
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- 230000010365 information processing Effects 0.000 claims description 23
- 238000012545 processing Methods 0.000 abstract description 9
- 238000013461 design Methods 0.000 abstract description 5
- 230000015654 memory Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 この発明は、プロセッサ間のデータ転送速度
を高めて命令の処理効率を向上させ、かつ設計の容易化
を図った情報処理装置を提供することを課題とする。 【解決手段】 この発明は、それぞれにレジスタファイ
ルＲＦ＃１，ＲＦ＃２を備えた複数のプロセッサＭＰＵ
＃１，ＭＰＵ＃２を有し、異なるプロセッサＭＰＵ＃
１，ＭＰＵ＃２におけるレジスタファイルＲＦ＃１，Ｒ
Ｆ＃２の仮想レジスタＶｉｒ Ｒｅｇ．と拡張レジスタ
Ｅｘｔ Ｒｅｇ．間が専用のデータ転送バスＲｂ＃によ
り接続され、専用の転送バスＲｂ＃を介して前記レジス
タ間で読み出し動作及び／又は書き込み動作がなされて
構成される。
を高めて命令の処理効率を向上させ、かつ設計の容易化
を図った情報処理装置を提供することを課題とする。 【解決手段】 この発明は、それぞれにレジスタファイ
ルＲＦ＃１，ＲＦ＃２を備えた複数のプロセッサＭＰＵ
＃１，ＭＰＵ＃２を有し、異なるプロセッサＭＰＵ＃
１，ＭＰＵ＃２におけるレジスタファイルＲＦ＃１，Ｒ
Ｆ＃２の仮想レジスタＶｉｒ Ｒｅｇ．と拡張レジスタ
Ｅｘｔ Ｒｅｇ．間が専用のデータ転送バスＲｂ＃によ
り接続され、専用の転送バスＲｂ＃を介して前記レジス
タ間で読み出し動作及び／又は書き込み動作がなされて
構成される。
Description
【０００１】
【発明の属する技術分野】それぞれにレジスタファイル
を備えた複数のプロセッサによって情報処理を行う情報
処理装置に関する。
を備えた複数のプロセッサによって情報処理を行う情報
処理装置に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置では、例え
ば図８に示すように、それぞれのプロセッサ（ＭＰＵ）
１０にそれぞれ対応してキャッシュメモリ１１が設けら
れ、それぞれのキャッシュメモリ１１は共通のバス１２
を介して主記憶１３に接続されて構成されていた。
ば図８に示すように、それぞれのプロセッサ（ＭＰＵ）
１０にそれぞれ対応してキャッシュメモリ１１が設けら
れ、それぞれのキャッシュメモリ１１は共通のバス１２
を介して主記憶１３に接続されて構成されていた。
【０００３】このような構成において、プロセッサ１０
間でデータ転送を行う場合は、主記憶１３を介していた
ため、メモリアクセスのレイテンシにより情報処理の実
行効率が低下していた。
間でデータ転送を行う場合は、主記憶１３を介していた
ため、メモリアクセスのレイテンシにより情報処理の実
行効率が低下していた。
【０００４】また、各プロセッサ１０を効率的に動作さ
せるためには、主記憶１３を介したデータ転送を極力抑
えて主記憶１３とのアクセスを最小限にとどめるよう
に、各プロセッサ１０に接続されているキャッシュメモ
リ１１との間でデータのアクセスがおさまるような独立
度の高い処理をそれぞれのプロセッサ１０に割り当てな
ければならなかった。これにより、実行しようとするプ
ログラムの構造に制限が課せられることになっていた。
せるためには、主記憶１３を介したデータ転送を極力抑
えて主記憶１３とのアクセスを最小限にとどめるよう
に、各プロセッサ１０に接続されているキャッシュメモ
リ１１との間でデータのアクセスがおさまるような独立
度の高い処理をそれぞれのプロセッサ１０に割り当てな
ければならなかった。これにより、実行しようとするプ
ログラムの構造に制限が課せられることになっていた。
【０００５】さらに、キャッシュメモリ１１と主記憶１
３との間のコヒーレンシの問題は複雑であり、これを実
現するハードウェアも複雑になっていた。
３との間のコヒーレンシの問題は複雑であり、これを実
現するハードウェアも複雑になっていた。
【０００６】
【発明が解決しようとする課題】以上説明したように、
複数のプロセッサを有する従来の情報処理装置において
は、それぞれのプロセッサがアクセス速度の遅い主記憶
を介してデータの転送を行っていた。このため、プロセ
ッサ間のデータ転送に時間がかかり、命令の実行効率の
低下を招いていた。
複数のプロセッサを有する従来の情報処理装置において
は、それぞれのプロセッサがアクセス速度の遅い主記憶
を介してデータの転送を行っていた。このため、プロセ
ッサ間のデータ転送に時間がかかり、命令の実行効率の
低下を招いていた。
【０００７】また、それぞれのプロセッサにはキャッシ
ュメモリが設けられているため、複数のキャッシュメモ
リと主記憶間のデータ更新が複雑となり、ハードウェア
の設計が極めて複雑化していた。
ュメモリが設けられているため、複数のキャッシュメモ
リと主記憶間のデータ更新が複雑となり、ハードウェア
の設計が極めて複雑化していた。
【０００８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、プロセッサ間
のデータ転送速度を高めて命令の処理効率を向上させ、
かつ設計の容易化を図った情報処理装置を提供すること
にある。
たものであり、その目的とするところは、プロセッサ間
のデータ転送速度を高めて命令の処理効率を向上させ、
かつ設計の容易化を図った情報処理装置を提供すること
にある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、それぞれにレジスタファイ
ルを備えた複数のプロセッサを有し、異なるプロセッサ
におけるレジスタファイルの特定のレジスタ間が専用の
転送バスにより接続され、前記専用の転送バスを介して
前記特定のレジスタ間で読み出し動作及び／又は書き込
み動作がなされて構成される。
に、請求項１記載の発明は、それぞれにレジスタファイ
ルを備えた複数のプロセッサを有し、異なるプロセッサ
におけるレジスタファイルの特定のレジスタ間が専用の
転送バスにより接続され、前記専用の転送バスを介して
前記特定のレジスタ間で読み出し動作及び／又は書き込
み動作がなされて構成される。
【００１０】請求項２記載の発明は、請求項１記載の情
報処理装置において、前記特定のレジスタは、汎用レジ
スタと、前記専用の転送バスを介して前記プロセッサの
外部から転送されたデータを前記プロセッサの内部に選
択的に入力し及び／又は前記プロセッサの内部から前記
専用の転送バスにデータを選択的に出力する仮想レジス
タとから構成される。
報処理装置において、前記特定のレジスタは、汎用レジ
スタと、前記専用の転送バスを介して前記プロセッサの
外部から転送されたデータを前記プロセッサの内部に選
択的に入力し及び／又は前記プロセッサの内部から前記
専用の転送バスにデータを選択的に出力する仮想レジス
タとから構成される。
【００１１】請求項３記載の発明は、請求項１記載の情
報処理装置において、前記特定のレジスタは、前記専用
の転送バスを介して前記プロセッサの外部から転送され
たデータを前記プロセッサの内部に選択的に入力し及び
／又は前記プロセッサの内部から前記専用の転送バスに
データを選択的に出力する仮想レジスタと、プロセッサ
内部において読み出し及び／又は書き込みが可能とな
り、前記仮想レジスタに対応して設けられた拡張レジス
タとから構成される。
報処理装置において、前記特定のレジスタは、前記専用
の転送バスを介して前記プロセッサの外部から転送され
たデータを前記プロセッサの内部に選択的に入力し及び
／又は前記プロセッサの内部から前記専用の転送バスに
データを選択的に出力する仮想レジスタと、プロセッサ
内部において読み出し及び／又は書き込みが可能とな
り、前記仮想レジスタに対応して設けられた拡張レジス
タとから構成される。
【００１２】請求項４記載の発明は、請求項２又は３記
載の情報処理装置において、前記レジスタファイル内の
１又は複数の前記汎用レジスタ又は拡張レジスタは、デ
ータを記憶保持する記憶回路と、前記記憶回路に記憶さ
れたデータが読み出される読み出しポート及び／又は前
記記憶回路に書き込まれるデータが与えられる書き込み
ポートを有し、前記読み出しポート及び／又は書き込み
ポートが前記専用の転送ゲートに接続されて構成され
る。
載の情報処理装置において、前記レジスタファイル内の
１又は複数の前記汎用レジスタ又は拡張レジスタは、デ
ータを記憶保持する記憶回路と、前記記憶回路に記憶さ
れたデータが読み出される読み出しポート及び／又は前
記記憶回路に書き込まれるデータが与えられる書き込み
ポートを有し、前記読み出しポート及び／又は書き込み
ポートが前記専用の転送ゲートに接続されて構成され
る。
【００１３】請求項５記載の発明は、請求項２又は３記
載の情報処理装置において、前記レジスタファイル内の
１又は複数の仮想レジスタは、仮想レジスタを指定する
信号にしたがって前記専用の転送バスから与えられたデ
ータをプロセッサ内部の読み出しポートに選択的に与え
るゲート回路及び／又は仮想レジスタを指定する信号に
したがってプロセッサ内部の書き込みポートに与えられ
たデータを前記専用の転送バスに選択的に与えるゲート
回路から構成される。
載の情報処理装置において、前記レジスタファイル内の
１又は複数の仮想レジスタは、仮想レジスタを指定する
信号にしたがって前記専用の転送バスから与えられたデ
ータをプロセッサ内部の読み出しポートに選択的に与え
るゲート回路及び／又は仮想レジスタを指定する信号に
したがってプロセッサ内部の書き込みポートに与えられ
たデータを前記専用の転送バスに選択的に与えるゲート
回路から構成される。
【００１４】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１５】図１は請求項１，２又は３記載の発明の一
実施形態に係る情報処理装置の構成を示す図である。
実施形態に係る情報処理装置の構成を示す図である。
【００１６】以下に説明する実施形態は、それぞれにレ
ジスタファイルを備えた複数のプロセッサを有し、異な
るプロセッサにおけるレジスタファイルの特定のレジス
タ間が専用の転送バスにより接続され、専用の転送バス
を介して特定のレジスタ間で読み出し動作及び／又は書
き込み動作が行われる。
ジスタファイルを備えた複数のプロセッサを有し、異な
るプロセッサにおけるレジスタファイルの特定のレジス
タ間が専用の転送バスにより接続され、専用の転送バス
を介して特定のレジスタ間で読み出し動作及び／又は書
き込み動作が行われる。
【００１７】特定のレジスタは、汎用レジスタと、専用
の転送バスを介してプロセッサの外部から転送されたデ
ータをプロセッサの内部に選択的に入力し及び／又はプ
ロセッサの内部から専用の転送バスにデータを選択的に
出力する仮想レジスタとからなる。
の転送バスを介してプロセッサの外部から転送されたデ
ータをプロセッサの内部に選択的に入力し及び／又はプ
ロセッサの内部から専用の転送バスにデータを選択的に
出力する仮想レジスタとからなる。
【００１８】又は、特定のレジスタは、専用の転送バス
を介してプロセッサの外部から転送されたデータをプロ
セッサの内部に選択的に入力し及び／又は前記プロセッ
サの内部から専用の転送バスにデータを選択的に出力す
る仮想レジスタと、プロセッサ内部において読み出し及
び／又は書き込みが可能となり、仮想レジスタに対応し
て設けられた拡張レジスタとからなる。
を介してプロセッサの外部から転送されたデータをプロ
セッサの内部に選択的に入力し及び／又は前記プロセッ
サの内部から専用の転送バスにデータを選択的に出力す
る仮想レジスタと、プロセッサ内部において読み出し及
び／又は書き込みが可能となり、仮想レジスタに対応し
て設けられた拡張レジスタとからなる。
【００１９】図１に示す実施形態は、１チップ上に形成
された複数のプロセッサのレジスタファイルに、その近
傍のプロセッサの物理的に存在するレジスタが見える仮
想レジスタを設け、この仮想レジスタと近傍のプロセッ
サに物理的に存在するレジスタとを専用のデータ転送バ
スで接続し、プロセッサが仮想レジスタにデータを書き
込む動作を行なうことで、近傍のプロセッサのレジスタ
にデータを転送することができ、プロセッサ間の高速な
データ転送を可能にするようにしたものである。
された複数のプロセッサのレジスタファイルに、その近
傍のプロセッサの物理的に存在するレジスタが見える仮
想レジスタを設け、この仮想レジスタと近傍のプロセッ
サに物理的に存在するレジスタとを専用のデータ転送バ
スで接続し、プロセッサが仮想レジスタにデータを書き
込む動作を行なうことで、近傍のプロセッサのレジスタ
にデータを転送することができ、プロセッサ間の高速な
データ転送を可能にするようにしたものである。
【００２０】図１では説明を簡単にするために、多数の
プロセッサ（ＭＰＵ）のうちの２つのＭＰＵ＃１，＃２
の接続構成を示し、各ＭＰＵ＃１，＃２はデータパスの
一部であるレジスタファイルＲＦ＃１，ＲＦ＃２と加算
器ＡＬＵ＃１，＃２のみを示し、制御回路、命令フェッ
チユニット、メモリアクセスユニット等は省いている。
プロセッサ（ＭＰＵ）のうちの２つのＭＰＵ＃１，＃２
の接続構成を示し、各ＭＰＵ＃１，＃２はデータパスの
一部であるレジスタファイルＲＦ＃１，ＲＦ＃２と加算
器ＡＬＵ＃１，＃２のみを示し、制御回路、命令フェッ
チユニット、メモリアクセスユニット等は省いている。
【００２１】図１において、Ｒｅｇ．＃１からＲｅｇ，
＃ｉまでのｉ個のレジスタは汎用レジスタで書き込み、
読み出しが可能なレジスタである。Ｖｉｒ Ｒｅｇ．＃
１からＶｉｒ Ｒｅｇ．＃ｊまでのｊ個のレジスタは仮
想レジスタと呼ばれるものであり、レジスタファイルＲ
Ｅ＃１，ＲＦ＃２に物理的に存在するレジスタではな
く、仮想レジスタと接続される他のＭＰＵに物理的に存
在するレジスタの内容が専用の転送バスを介して見るこ
とのできる仮想的なレジスタである。仮想レジスタの書
き込み及び／又は読み出しの可能性は、仮想レジスタが
接続される物理的なレジスタの可能性と同一である。
＃ｉまでのｉ個のレジスタは汎用レジスタで書き込み、
読み出しが可能なレジスタである。Ｖｉｒ Ｒｅｇ．＃
１からＶｉｒ Ｒｅｇ．＃ｊまでのｊ個のレジスタは仮
想レジスタと呼ばれるものであり、レジスタファイルＲ
Ｅ＃１，ＲＦ＃２に物理的に存在するレジスタではな
く、仮想レジスタと接続される他のＭＰＵに物理的に存
在するレジスタの内容が専用の転送バスを介して見るこ
とのできる仮想的なレジスタである。仮想レジスタの書
き込み及び／又は読み出しの可能性は、仮想レジスタが
接続される物理的なレジスタの可能性と同一である。
【００２２】Ｅｘｔ Ｒｅｇ．＃１からＥｘｔ Ｒｅ
ｇ．＃ｋまでのｋ個のレジスタは拡張レジスタと呼ばれ
るものであり、レジスタファイルＲＦ＃１，ＲＦ＃２に
物理的に存在するレジスタで、上述の他のＭＰＵの仮想
レジスタと１対１に接続されている。この拡張レジスタ
は書き込み及び読み出しの双方が可能な場合と、書き込
み又は読み出しのいずれか一方が可能な場合がある。図
２に示す拡張レジスタＥｘｔ Ｒｅｇ．＃１〜＃ｋは書
き込み及び読み出し双方が可能であるとする。
ｇ．＃ｋまでのｋ個のレジスタは拡張レジスタと呼ばれ
るものであり、レジスタファイルＲＦ＃１，ＲＦ＃２に
物理的に存在するレジスタで、上述の他のＭＰＵの仮想
レジスタと１対１に接続されている。この拡張レジスタ
は書き込み及び読み出しの双方が可能な場合と、書き込
み又は読み出しのいずれか一方が可能な場合がある。図
２に示す拡張レジスタＥｘｔ Ｒｅｇ．＃１〜＃ｋは書
き込み及び読み出し双方が可能であるとする。
【００２３】Ｒｂ＃１はＭＰＵ＃２で仮想レジスタＶｉ
ｒ Ｒｅｇ．＃１を読み出した時にＭＰＵ＃１の拡張レ
ジスタＥｘｔ Ｒｅｇ．＃１の内容を転送する専用のデ
ータ転送バスであり、拡張レジスタＥｘｔ Ｒｅｇ．＃
１からの読み出し専用バスである。
ｒ Ｒｅｇ．＃１を読み出した時にＭＰＵ＃１の拡張レ
ジスタＥｘｔ Ｒｅｇ．＃１の内容を転送する専用のデ
ータ転送バスであり、拡張レジスタＥｘｔ Ｒｅｇ．＃
１からの読み出し専用バスである。
【００２４】Ｒｂ＃２はＭＰＵ＃１で仮想レジスタＶｉ
ｒ Ｒｅｇ．＃２を読み出した時にＭＰＵ＃２の拡張レ
ジスタＥｘｔ Ｒｅｇ．＃２の内容を転送する専用のデ
ータ転送バスで、拡張レジスタＥｘｔ Ｒｅｇ．＃２か
らの読み出し専用バスである。
ｒ Ｒｅｇ．＃２を読み出した時にＭＰＵ＃２の拡張レ
ジスタＥｘｔ Ｒｅｇ．＃２の内容を転送する専用のデ
ータ転送バスで、拡張レジスタＥｘｔ Ｒｅｇ．＃２か
らの読み出し専用バスである。
【００２５】ＭＰＵ＃２の仮想レジスタＶｉｒ Ｒｅ
ｇ．＃２から仮想レジスタＶｉｒ Ｒｅｇ．＃ｋ、ＭＰ
Ｕ＃１の仮想レジスタＶｉｒ Ｒｅｇ．＃１と仮想レジ
スタＶｉｒ Ｒｅｇ．＃３から仮想レジスタＶｉｒ Ｒ
ｅｇ．＃ｋは必ず他のＭＰＵの拡張レジスタＥｘｔ Ｒ
ｅｇ．に１対１に接続されている。
ｇ．＃２から仮想レジスタＶｉｒ Ｒｅｇ．＃ｋ、ＭＰ
Ｕ＃１の仮想レジスタＶｉｒ Ｒｅｇ．＃１と仮想レジ
スタＶｉｒ Ｒｅｇ．＃３から仮想レジスタＶｉｒ Ｒ
ｅｇ．＃ｋは必ず他のＭＰＵの拡張レジスタＥｘｔ Ｒ
ｅｇ．に１対１に接続されている。
【００２６】また、各ＭＰＵ＃１，＃２はそれぞれ対応
したメモリバスＭＢ＃１〜ＭＢ＃２を介してそれぞれ別
々の主記憶ＭＭ＃１〜ＭＭ＃２に接続されている。
したメモリバスＭＢ＃１〜ＭＢ＃２を介してそれぞれ別
々の主記憶ＭＭ＃１〜ＭＭ＃２に接続されている。
【００２７】このような構成において、２つのＭＰＵ＃
１，＃２を用いて演算処理を行う場合、例えばＭＰＵ＃
１で汎用レジスタＲｅｇ．＃１と汎用レジスタＲｅｇ．
＃４の加算結果をＭＰＵ＃２の汎用レジスタＲｅｇ．＃
１と加算して汎用レジスタＲｅｇ．＃ｉに格納する場合
には、ＭＰＵ＃１で汎用レジスタＲｅｇ．＃１と汎用レ
ジスタＲｅｇ．＃４の加算結果を拡張レジスタＥｘｔ
Ｒｅｇ．＃１に書き込み、ＭＰＵ＃２では仮想レジスタ
Ｖｉｒ Ｒｅｇ．＃１と汎用レジスタＲｅｇ．＃１を加
算して汎用レジスタＲｅｇ．＃ｉに書き込む動作が行わ
れる。
１，＃２を用いて演算処理を行う場合、例えばＭＰＵ＃
１で汎用レジスタＲｅｇ．＃１と汎用レジスタＲｅｇ．
＃４の加算結果をＭＰＵ＃２の汎用レジスタＲｅｇ．＃
１と加算して汎用レジスタＲｅｇ．＃ｉに格納する場合
には、ＭＰＵ＃１で汎用レジスタＲｅｇ．＃１と汎用レ
ジスタＲｅｇ．＃４の加算結果を拡張レジスタＥｘｔ
Ｒｅｇ．＃１に書き込み、ＭＰＵ＃２では仮想レジスタ
Ｖｉｒ Ｒｅｇ．＃１と汎用レジスタＲｅｇ．＃１を加
算して汎用レジスタＲｅｇ．＃ｉに書き込む動作が行わ
れる。
【００２８】ＭＰＵ＃２がＭＰＵ＃１の加算処理の終了
結果をどのようにして待つかについては、全ＭＰＵが命
令フェッチ、実行等を全て同期して実行するものとし、
かつ、加算結果がそれぞれの加算命令間で正しく受渡し
できるようなタイミングでそれぞれの加算命令が実行で
きるように、各ＭＰＵ＃１，＃２に接続されている主記
憶ＭＭ＃１，ＭＭ＃２にそれぞれの加算命令が予め格納
されているものとする。
結果をどのようにして待つかについては、全ＭＰＵが命
令フェッチ、実行等を全て同期して実行するものとし、
かつ、加算結果がそれぞれの加算命令間で正しく受渡し
できるようなタイミングでそれぞれの加算命令が実行で
きるように、各ＭＰＵ＃１，＃２に接続されている主記
憶ＭＭ＃１，ＭＭ＃２にそれぞれの加算命令が予め格納
されているものとする。
【００２９】レジスタファイルにおける汎用レジスタＲ
ｅｇ．＃ｉ、仮想レジスタＶｉｒＲｅｇ．＃ｊ、拡張レ
ジスタＥｘｔ Ｒｅｇ．＃ｋの接続関係は、図１に示す
実施形態の他にも可能であり、図２、図３及び図４に示
すような１０通りの接続構成を使用することも可能であ
る。
ｅｇ．＃ｉ、仮想レジスタＶｉｒＲｅｇ．＃ｊ、拡張レ
ジスタＥｘｔ Ｒｅｇ．＃ｋの接続関係は、図１に示す
実施形態の他にも可能であり、図２、図３及び図４に示
すような１０通りの接続構成を使用することも可能であ
る。
【００３０】１．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
任意の汎用レジスタＲｅｇ．＃ｉから読み出しのみを行
なう。
任意の汎用レジスタＲｅｇ．＃ｉから読み出しのみを行
なう。
【００３１】２．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋから読み
出しのみを行なう。ここで、拡張レジスタＥｘｔ Ｒｅ
ｇ．＃ｋはプロセッサ内部で読み出し及び書き込みが可
能である。
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋから読み
出しのみを行なう。ここで、拡張レジスタＥｘｔ Ｒｅ
ｇ．＃ｋはプロセッサ内部で読み出し及び書き込みが可
能である。
【００３２】３．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋから読み
出しのみを行なう。ここで、拡張レジスタＥｘｔ Ｒｅ
ｇ．＃ｋはプロセッサ内部で書き込みのみが可能であ
る。
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋから読み
出しのみを行なう。ここで、拡張レジスタＥｘｔ Ｒｅ
ｇ．＃ｋはプロセッサ内部で書き込みのみが可能であ
る。
【００３３】４．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
任意の汎用レジスタＲｅｇ．＃ｉに対して書き込みのみ
を行なう。
任意の汎用レジスタＲｅｇ．＃ｉに対して書き込みのみ
を行なう。
【００３４】５．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
書き込みのみを行なう。ここで、拡張レジスタＥｘｔ
Ｒｅｇ．＃ｋはプロセッサ内部で読み出し、書き込みが
可能である。
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
書き込みのみを行なう。ここで、拡張レジスタＥｘｔ
Ｒｅｇ．＃ｋはプロセッサ内部で読み出し、書き込みが
可能である。
【００３５】６．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
書き込みのみを行なう。ここで、拡張レジスタＥｘｔ
Ｒｅｇ．＃ｋはプロセッサ内部で読み出しのみが可能で
ある。
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
書き込みのみを行なう。ここで、拡張レジスタＥｘｔ
Ｒｅｇ．＃ｋはプロセッサ内部で読み出しのみが可能で
ある。
【００３６】７．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
任意の汎用レジスタＲｅｇ．＃ｉに対して読み出し、書
き込みを行なう。
任意の汎用レジスタＲｅｇ．＃ｉに対して読み出し、書
き込みを行なう。
【００３７】８．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
読み出し、書き込みを行なう。ここで、拡張レジスタＥ
ｘｔＲｅｇ．＃ｋはプロセッサ内部で書き込みのみが可
能である。
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
読み出し、書き込みを行なう。ここで、拡張レジスタＥ
ｘｔＲｅｇ．＃ｋはプロセッサ内部で書き込みのみが可
能である。
【００３８】９．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊが
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
読み出し、書き込みのみを行なう。ここで、拡張レジス
タＥｘｔ Ｒｅｇ．＃ｋはプロセッサ内部で読み出しの
みが可能である。
指定された拡張レジスタＥｘｔ Ｒｅｇ．＃ｋに対して
読み出し、書き込みのみを行なう。ここで、拡張レジス
タＥｘｔ Ｒｅｇ．＃ｋはプロセッサ内部で読み出しの
みが可能である。
【００３９】１０．仮想レジスタＶｉｒ Ｒｅｇ．＃ｊ
が指定された拡張レジスタＥｘｔＲｅｇ．＃ｋに対して
読み出し、書き込みのみを行なう。ここで、拡張レジス
タＥｘｔ Ｒｅｇ．＃ｋはプロセッサ内部で読み出し、
書き込みが可能である。
が指定された拡張レジスタＥｘｔＲｅｇ．＃ｋに対して
読み出し、書き込みのみを行なう。ここで、拡張レジス
タＥｘｔ Ｒｅｇ．＃ｋはプロセッサ内部で読み出し、
書き込みが可能である。
【００４０】図５は請求項１又は３記載の発明の他の実
施形態に係る情報処理装置の構成を示す図である。
施形態に係る情報処理装置の構成を示す図である。
【００４１】図５に示す実施形態は、ｎ個のＭＰＵ＃１
〜＃ｎのレジスタファイルの仮想レジスタＶｉｒ Ｒｅ
ｇ．＃０と拡張レジスタＥｘｔ Ｒｅｇ．＃０を専用の
データ転送バスＲｂ＃１〜Ｒｂ＃ｎを介して接続し並列
処理計算機を構成したものである。
〜＃ｎのレジスタファイルの仮想レジスタＶｉｒ Ｒｅ
ｇ．＃０と拡張レジスタＥｘｔ Ｒｅｇ．＃０を専用の
データ転送バスＲｂ＃１〜Ｒｂ＃ｎを介して接続し並列
処理計算機を構成したものである。
【００４２】各ＭＰＵ＃１〜＃ｎは、仮想レジスタＶｉ
ｒ Ｒｅｇ．＃０、拡張レジスタＥｘｔ Ｒｅｇ．＃０
をそれぞれ１つずつ備えており、汎用レジスタＲｅｇ．
＃０〜＃３１は読み出し及び書き込みの双方が可能で、
仮想レジスタＶｉｒ Ｒｅｇ．＃０は読み出しのみ、拡
張レジスタＥｘｔ Ｒｅｇ．＃０は読み出し及び書き込
みの双方が可能とする。
ｒ Ｒｅｇ．＃０、拡張レジスタＥｘｔ Ｒｅｇ．＃０
をそれぞれ１つずつ備えており、汎用レジスタＲｅｇ．
＃０〜＃３１は読み出し及び書き込みの双方が可能で、
仮想レジスタＶｉｒ Ｒｅｇ．＃０は読み出しのみ、拡
張レジスタＥｘｔ Ｒｅｇ．＃０は読み出し及び書き込
みの双方が可能とする。
【００４３】専用のデータ転送バスＲｂ＃０〜Ｒｂ＃ｎ
は仮想レジスタＶｉｒ Ｒｅｇ．＃０から拡張レジスタ
Ｅｘｔ Ｒｅｇ．＃０に向かってデータが転送される単
一方向の専用バスとする。バスＲ１，Ｒ２，Ｒ３はレジ
スタファイルＲＦ＃０〜ＲＦ＃ｎの読み出しポートを示
し、バスＷ１は書き込みポートを示している。バスＲ３
には拡張レジスタＥｘｔ Ｒｅｇ．＃０の内容がそのま
ま出力され、他のレジスタの内容がこのバスＲ３に出力
されることはない。この接続構成では、例えばＭＰＵ＃
２の仮想レジスタＶｉｒ Ｒｅｇ．＃０には常にＭＰＵ
＃１の拡張レジスタＥｘｔ Ｒｅｇ．＃０の内容が見え
ていることになる。
は仮想レジスタＶｉｒ Ｒｅｇ．＃０から拡張レジスタ
Ｅｘｔ Ｒｅｇ．＃０に向かってデータが転送される単
一方向の専用バスとする。バスＲ１，Ｒ２，Ｒ３はレジ
スタファイルＲＦ＃０〜ＲＦ＃ｎの読み出しポートを示
し、バスＷ１は書き込みポートを示している。バスＲ３
には拡張レジスタＥｘｔ Ｒｅｇ．＃０の内容がそのま
ま出力され、他のレジスタの内容がこのバスＲ３に出力
されることはない。この接続構成では、例えばＭＰＵ＃
２の仮想レジスタＶｉｒ Ｒｅｇ．＃０には常にＭＰＵ
＃１の拡張レジスタＥｘｔ Ｒｅｇ．＃０の内容が見え
ていることになる。
【００４４】それぞれのＭＰＵ＃１〜＃ｎと主記憶ＭＭ
とは、各ＭＰＵ＃１〜＃ｎのデータバス及びアドレスバ
スが主記憶ＭＭのそれぞれ異なるビット位置に接続され
ており、各プロセッサのアドレスバスから出力されるア
ドレス値は常に等しい。すなわち、図３に示す情報処理
装置は常に主記憶ＭＭに格納されたｎ個の連続した命令
をフェッチして実行する並列計算機を構成している。
とは、各ＭＰＵ＃１〜＃ｎのデータバス及びアドレスバ
スが主記憶ＭＭのそれぞれ異なるビット位置に接続され
ており、各プロセッサのアドレスバスから出力されるア
ドレス値は常に等しい。すなわち、図３に示す情報処理
装置は常に主記憶ＭＭに格納されたｎ個の連続した命令
をフェッチして実行する並列計算機を構成している。
【００４５】このような構成では、拡張レジスタＥｘｔ
Ｒｅｇ．＃０にデータを書き込むことにより書き込ん
だデータが専用のデータ転送バスＲｂを介して隣接する
ＭＰＵの仮想レジスタＶｉｒ Ｒｅｇ．＃０に転送され
るので、主記憶を介してデータを転送する従来の方式に
比べてデータを高速に転送することが可能となり、この
ような動作を隣接するＭＰＵ間で行うことにより複雑な
演算を高速に行うことができる。
Ｒｅｇ．＃０にデータを書き込むことにより書き込ん
だデータが専用のデータ転送バスＲｂを介して隣接する
ＭＰＵの仮想レジスタＶｉｒ Ｒｅｇ．＃０に転送され
るので、主記憶を介してデータを転送する従来の方式に
比べてデータを高速に転送することが可能となり、この
ような動作を隣接するＭＰＵ間で行うことにより複雑な
演算を高速に行うことができる。
【００４６】上記構成において、個々のＭＰＵ＃１〜＃
ｎは演算内容に応じて単純な機能を実現し、例えば全て
のＭＰＵ＃１〜＃ｎが１つの加算器を有しており、例え
ばあるＭＰＵは整数加減算及び論理演算の機能を有し、
別のＭＰＵは浮動小数点除算、浮動小数点乗算、浮動小
数点平方根の機能を有している。このような非常に小規
模なＭＰＵは多数の実行ユニットを持つことなく、レジ
スタファイルのポート数も少ない。また、ＭＰＵ間のデ
ータ転送経路が決まっており、ＭＰＵを簡単なスカラプ
ロセッサで構成するようにすれば、ｏｕｔ−ｏｆ−ｏｒ
ｄｅｒ発行、ｏｕｔ−ｏｆ−ｏｒｄｅｒ完了といった制
御もなくなり、複雑な制御が必要なく制御回路も簡単に
なり、ＭＰＵのサイズも小さく、動作周波数も高くする
ことができる。
ｎは演算内容に応じて単純な機能を実現し、例えば全て
のＭＰＵ＃１〜＃ｎが１つの加算器を有しており、例え
ばあるＭＰＵは整数加減算及び論理演算の機能を有し、
別のＭＰＵは浮動小数点除算、浮動小数点乗算、浮動小
数点平方根の機能を有している。このような非常に小規
模なＭＰＵは多数の実行ユニットを持つことなく、レジ
スタファイルのポート数も少ない。また、ＭＰＵ間のデ
ータ転送経路が決まっており、ＭＰＵを簡単なスカラプ
ロセッサで構成するようにすれば、ｏｕｔ−ｏｆ−ｏｒ
ｄｅｒ発行、ｏｕｔ−ｏｆ−ｏｒｄｅｒ完了といった制
御もなくなり、複雑な制御が必要なく制御回路も簡単に
なり、ＭＰＵのサイズも小さく、動作周波数も高くする
ことができる。
【００４７】上述した実施形態における仮想レジスタの
構成としては、仮想レジスタを指定する信号にしたがっ
て専用のデータ転送バスから与えられたデータをプロセ
ッサ内部の読み出しポートに選択的に与えるゲート回路
及び／又は仮想レジスタを指定する信号にしたがってプ
ロセッサ内部の書き込みポートに与えられたデータを専
用のデータ転送バスに選択的に与えるゲート回路からな
り、例えば図６（ａ）に示すように、ゲート端子が仮想
レジスタを指定する信号を受ける信号線ＷＬに接続さ
れ、専用のデータ転送バスと読み出しポートＲＰとの間
に接続されたＦＥＴ（電界効果トランジスタ）Ｇ１及び
／又は同図（ｂ）に示すように、ゲート端子が仮想レジ
スタを指定する信号を受ける信号線ＷＬに接続され、専
用のデータ転送バスと書き込みポートＷＰとの間に接続
されたＦＥＴＧ２により構成される。
構成としては、仮想レジスタを指定する信号にしたがっ
て専用のデータ転送バスから与えられたデータをプロセ
ッサ内部の読み出しポートに選択的に与えるゲート回路
及び／又は仮想レジスタを指定する信号にしたがってプ
ロセッサ内部の書き込みポートに与えられたデータを専
用のデータ転送バスに選択的に与えるゲート回路からな
り、例えば図６（ａ）に示すように、ゲート端子が仮想
レジスタを指定する信号を受ける信号線ＷＬに接続さ
れ、専用のデータ転送バスと読み出しポートＲＰとの間
に接続されたＦＥＴ（電界効果トランジスタ）Ｇ１及び
／又は同図（ｂ）に示すように、ゲート端子が仮想レジ
スタを指定する信号を受ける信号線ＷＬに接続され、専
用のデータ転送バスと書き込みポートＷＰとの間に接続
されたＦＥＴＧ２により構成される。
【００４８】拡張レジスタの構成としては、データを記
憶保持する記憶回路と、記憶回路に記憶されたデータが
読み出される読み出しポート及び／又は記憶回路に書き
込まれるデータが与えられる書き込みポートを有し、読
み出しポート及び／又は書き込みポートが専用の転送ゲ
ートに接続されてなり、例えば図７（ａ）に示すよう
に、記憶回路は反転回路の相互の入出力端子が接続され
てなるフリップフロップＦ１で構成され、フリップフロ
ップＦ１の一方の出力端子が、ゲート端子が拡張レジス
タを指定する信号を受ける信号線ＷＬに接続されたＦＥ
ＴＧ３を介して読み出しポートＲＰに接続され、及び／
又は図７（ｂ）に示すように、記憶回路は反転回路の相
互の入出力端子が接続されてなるフリップフロップＦ２
で構成され、フリップフロップＦ２の一方の出力端子
が、ゲート端子が拡張レジスタを指定する信号を受ける
信号線ＷＬに接続されたＦＥＴＧ４を介して書き込みポ
ートＷＰに接続されて構成される。
憶保持する記憶回路と、記憶回路に記憶されたデータが
読み出される読み出しポート及び／又は記憶回路に書き
込まれるデータが与えられる書き込みポートを有し、読
み出しポート及び／又は書き込みポートが専用の転送ゲ
ートに接続されてなり、例えば図７（ａ）に示すよう
に、記憶回路は反転回路の相互の入出力端子が接続され
てなるフリップフロップＦ１で構成され、フリップフロ
ップＦ１の一方の出力端子が、ゲート端子が拡張レジス
タを指定する信号を受ける信号線ＷＬに接続されたＦＥ
ＴＧ３を介して読み出しポートＲＰに接続され、及び／
又は図７（ｂ）に示すように、記憶回路は反転回路の相
互の入出力端子が接続されてなるフリップフロップＦ２
で構成され、フリップフロップＦ２の一方の出力端子
が、ゲート端子が拡張レジスタを指定する信号を受ける
信号線ＷＬに接続されたＦＥＴＧ４を介して書き込みポ
ートＷＰに接続されて構成される。
【００４９】このように、上述したそれぞれの実施形態
では、大規模な情報処理装置を小規模な演算処理装置で
構成するため、開発対象となる個々の小規模なＭＰＵ
は、実行ユニット数も少なく、また、命令を複数同時実
行する必要もないため制御が簡単となり、個々のＭＰＵ
の設計コストを非常に低く抑えることができる。
では、大規模な情報処理装置を小規模な演算処理装置で
構成するため、開発対象となる個々の小規模なＭＰＵ
は、実行ユニット数も少なく、また、命令を複数同時実
行する必要もないため制御が簡単となり、個々のＭＰＵ
の設計コストを非常に低く抑えることができる。
【００５０】さらに、極小規模で機能も単純な高速なＭ
ＰＵ開発し、このＭＰＵを複数個組み合わせることで大
規模で演算処理能力の高いＭＰＵを実現することができ
る。
ＰＵ開発し、このＭＰＵを複数個組み合わせることで大
規模で演算処理能力の高いＭＰＵを実現することができ
る。
【００５１】また、プロセッサの個数によって様々な規
模の情報処理装置を構成することができ、システム構成
の自由度も高くなる。但し、スルーブットを向上させる
ためには、それぞれのＭＰＵで実行される命令の実行順
序を最適化する必要があり、コンパイラによる最適化ス
ケジューリングが必要となる。
模の情報処理装置を構成することができ、システム構成
の自由度も高くなる。但し、スルーブットを向上させる
ためには、それぞれのＭＰＵで実行される命令の実行順
序を最適化する必要があり、コンパイラによる最適化ス
ケジューリングが必要となる。
【００５２】さらに、ネットワークコンピューティング
を行なう場合には、レジスタファイル間の通信が最も親
密で高速であるため処理効率の高い並列計算機が構成で
きる。
を行なう場合には、レジスタファイル間の通信が最も親
密で高速であるため処理効率の高い並列計算機が構成で
きる。
【００５３】また、ＭＰＵの個数、データ転送バスの本
数、データ転送バスの接続方法など、ネットワークの構
成を変えることで特定の分野の数値計算に対して最大の
スルーブットが得られるようにハードウェハを容易に最
適化することができる。
数、データ転送バスの接続方法など、ネットワークの構
成を変えることで特定の分野の数値計算に対して最大の
スルーブットが得られるようにハードウェハを容易に最
適化することができる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、複数のプロセッサにおける異なるプロセッサ間の特
定のレジスタ間で専用の転送バスを介してデータの転送
を行うようにしているので、プロセッサ間でのデータ転
送を高速化することが可能となり、処理効率を向上させ
ることができる。さらに、レジスタ間でのデータ転送の
方向を限定することにより、構成を簡単化して設計を容
易化することができる。
ば、複数のプロセッサにおける異なるプロセッサ間の特
定のレジスタ間で専用の転送バスを介してデータの転送
を行うようにしているので、プロセッサ間でのデータ転
送を高速化することが可能となり、処理効率を向上させ
ることができる。さらに、レジスタ間でのデータ転送の
方向を限定することにより、構成を簡単化して設計を容
易化することができる。
【図１】請求項１，２又は３記載の発明の一実施形態に
係る情報処理装置の構成を示す図である。
係る情報処理装置の構成を示す図である。
【図２】図１に示すレジスタ間の接続関係を示す図であ
る。
る。
【図３】図１に示すレジスタ間の接続関係を示す図であ
る。
る。
【図４】図１に示すレジスタ間の接続関係を示す図であ
る。
る。
【図５】請求項１又は３記載の発明の一実施形態に係る
情報処理装置の構成を示す図である。
情報処理装置の構成を示す図である。
【図６】図１〜図５に示す仮想レジスタの構成を示す図
である。
である。
【図７】図１〜図５に示す拡張レジスタの構成を示す図
である。
である。
【図８】複数のプロセッサを備えた従来の情報処理装置
の構成を示す図である。
の構成を示す図である。
ＭＰＵ＃１，ＭＰＵ＃２，ＭＰＵ＃ｍ，ＭＰＵ＃ｎ プ
ロセッサ ＲＦ＃１，ＲＦ＃２ レジスタファイル Ｒｅｇ．＃ｉ 汎用レジスタ Ｖｉｒ Ｒｅｇ．＃ｊ 仮想レジスタ Ｅｘｔ Ｒｅｇ．＃ｋ 拡張レジスタ Ｒｂ＃１，Ｒｂ＃２，Ｒｂ＃ｎ データ転送バス
ロセッサ ＲＦ＃１，ＲＦ＃２ レジスタファイル Ｒｅｇ．＃ｉ 汎用レジスタ Ｖｉｒ Ｒｅｇ．＃ｊ 仮想レジスタ Ｅｘｔ Ｒｅｇ．＃ｋ 拡張レジスタ Ｒｂ＃１，Ｒｂ＃２，Ｒｂ＃ｎ データ転送バス
Claims (5)
- 【請求項１】 それぞれにレジスタファイルを備えた複
数のプロセッサを有し、異なるプロセッサにおけるレジ
スタファイルの特定のレジスタ間が専用の転送バスによ
り接続され、前記専用の転送バスを介して前記特定のレ
ジスタ間で読み出し動作及び／又は書き込み動作がなさ
れてなることを特徴とする情報処理装置。 - 【請求項２】 前記特定のレジスタは、汎用レジスタ
と、前記専用の転送バスを介して前記プロセッサの外部
から転送されたデータを前記プロセッサの内部に選択的
に入力し及び／又は前記プロセッサの内部から前記専用
の転送バスにデータを選択的に出力する仮想レジスタと
からなることを特徴とする請求項１記載の情報処理装
置。 - 【請求項３】 前記特定のレジスタは、前記専用の転送
バスを介して前記プロセッサの外部から転送されたデー
タを前記プロセッサの内部に選択的に入力し及び／又は
前記プロセッサの内部から前記専用の転送バスにデータ
を選択的に出力する仮想レジスタと、プロセッサ内部に
おいて読み出し及び／又は書き込みが可能となり、前記
仮想レジスタに対応して設けられた拡張レジスタとから
なることを特徴とする請求項１記載の情報処理装置。 - 【請求項４】 前記レジスタファイル内の１又は複数の
前記汎用レジスタ又は拡張レジスタは、 データを記憶保持する記憶回路と、 前記記憶回路に記憶されたデータが読み出される読み出
しポート及び／又は前記記憶回路に書き込まれるデータ
が与えられる書き込みポートを有し、 前記読み出しポート及び／又は書き込みポートが前記専
用の転送ゲートに接続されてなることを特徴とする請求
項２又は３記載の情報処理装置。 - 【請求項５】 前記レジスタファイル内の１又は複数の
仮想レジスタは、 仮想レジスタを指定する信号にしたがって前記専用の転
送バスから与えられたデータをプロセッサ内部の読み出
しポートに選択的に与えるゲート回路及び／又は仮想レ
ジスタを指定する信号にしたがってプロセッサ内部の書
き込みポートに与えられたデータを前記専用の転送バス
に選択的に与えるゲート回路からなることを特徴とする
請求項２又は３記載の情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7173214A JPH0926945A (ja) | 1995-07-10 | 1995-07-10 | 情報処理装置 |
| US08/680,540 US6219740B1 (en) | 1995-07-10 | 1996-07-09 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7173214A JPH0926945A (ja) | 1995-07-10 | 1995-07-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926945A true JPH0926945A (ja) | 1997-01-28 |
Family
ID=15956249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7173214A Pending JPH0926945A (ja) | 1995-07-10 | 1995-07-10 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6219740B1 (ja) |
| JP (1) | JPH0926945A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10215771A1 (de) * | 2002-04-10 | 2003-11-20 | Infineon Technologies Ag | Konfigurierbares Rechenwerk |
| US8006069B2 (en) * | 2006-10-05 | 2011-08-23 | Synopsys, Inc. | Inter-processor communication method |
| TWI575951B (zh) * | 2016-02-02 | 2017-03-21 | 晨星半導體股份有限公司 | 視訊訊號處理系統、視訊訊號處理晶片及視訊訊號處理方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206658A (ja) * | 1986-03-07 | 1987-09-11 | Hitachi Ltd | 記憶管理装置 |
| US5369744A (en) * | 1989-10-16 | 1994-11-29 | Hitachi, Ltd. | Address-translatable graphic processor, data processor and drawing method with employment of the same |
| GB2239724B (en) * | 1990-01-05 | 1993-11-24 | Sun Microsystems Inc | Apparatus for maintaining consistency in a multi-processor computer system using virtual caching |
| JP2678527B2 (ja) * | 1991-01-08 | 1997-11-17 | 三菱電機株式会社 | キャッシュメモリ装置 |
| CA2078913A1 (en) * | 1991-12-12 | 1993-06-13 | John J. Reilly | Interprocessor communication system and method for multiprocessor circuitry |
| EP0693238A4 (en) * | 1993-04-06 | 2000-03-08 | Creative Integrated Syst Inc | TELEPHONE SYSTEM FOR HOUSE AND SMALL BUSINESS USE FOR OPERATION THROUGH A SINGLE INTERNAL TWO-WIRE LINE |
| JP2683489B2 (ja) * | 1993-08-11 | 1997-11-26 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ転送制御装置 |
-
1995
- 1995-07-10 JP JP7173214A patent/JPH0926945A/ja active Pending
-
1996
- 1996-07-09 US US08/680,540 patent/US6219740B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6219740B1 (en) | 2001-04-17 |
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