JPS5835626A - バス争奪制御方式 - Google Patents
バス争奪制御方式Info
- Publication number
- JPS5835626A JPS5835626A JP13347581A JP13347581A JPS5835626A JP S5835626 A JPS5835626 A JP S5835626A JP 13347581 A JP13347581 A JP 13347581A JP 13347581 A JP13347581 A JP 13347581A JP S5835626 A JPS5835626 A JP S5835626A
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- JP
- Japan
- Prior art keywords
- path
- output
- use request
- contention
- input
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパス争奪制御方式１：関する。
近年、Ｌ８Ｉ（大規模集積回路）、マイクロプロセツサ
の発達によりシステムの価格が非常に低下してきている
。このため、安価なマイクロプロセツサを機能的に割当
て、及び接続を行ない、それを系統的に動作させる方式
が考えられている。即ち、演算制御乃至入出力制御に専
用゛のマイクロプロセツサを用い、そのソフトウェア命
令により入出力装置特有のやりとりを行なうものである
。
の発達によりシステムの価格が非常に低下してきている
。このため、安価なマイクロプロセツサを機能的に割当
て、及び接続を行ない、それを系統的に動作させる方式
が考えられている。即ち、演算制御乃至入出力制御に専
用゛のマイクロプロセツサを用い、そのソフトウェア命
令により入出力装置特有のやりとりを行なうものである
。
このような計算機システムは、パス（共通信号路）を中
心に中央処理装置（ＣＰＵ ）、主メモリ、入出力処理
装置（ｌ１０７”ロセッナ）が共通ζ二接続されて成る
、いわゆる共通パス構造と称される方式によりシステム
が構成される。
心に中央処理装置（ＣＰＵ ）、主メモリ、入出力処理
装置（ｌ１０７”ロセッナ）が共通ζ二接続されて成る
、いわゆる共通パス構造と称される方式によりシステム
が構成される。
一般にパスを複数の装置（ＣＰＵ、ｌ１０７”ロセッナ
等）が時分割で使用する場合、パスの使用に先立ち、・
童スの使用権をめぐって争奪が行なわれる。同期式のノ
量ヌの場合、共通のクロックに従ってパスの争奪とパス
の使用（データ転送）が行なわれる。ノ４スの利用効率
を上げるため、第１図にタイムチャートとして示す様に
パス争奪とパス上のデータ転送が独立して行なわれ、デ
ータ転送中に次のサイクルの・肴ス使用権の争奪を行な
う方式が通常用いられる。
等）が時分割で使用する場合、パスの使用に先立ち、・
童スの使用権をめぐって争奪が行なわれる。同期式のノ
量ヌの場合、共通のクロックに従ってパスの争奪とパス
の使用（データ転送）が行なわれる。ノ４スの利用効率
を上げるため、第１図にタイムチャートとして示す様に
パス争奪とパス上のデータ転送が独立して行なわれ、デ
ータ転送中に次のサイクルの・肴ス使用権の争奪を行な
う方式が通常用いられる。
この様な方式においては、１つの装置が連続的にパスを
専有することが出来ないため、特別のパス争奪禁止信号
（以下、ＨＯＬＤと称する）を殴け、これを可能とする
方法を採っている場合が多い。即ち、ある装置がデータ
を２回以上、連続で送りたい場合、１つ目のデータ転送
と同時にＨＯＬＤ信号を出力し、次のサイクルのパス争
奪を禁止して次のサイクルに２つ目のデータを転送する
という方式が採られる。第２図（：そのタイムチャート
が示されている。第１図・第２図とも偵）はクロック、
（ｂ）は各サイクルにおけるパス争奪、データ転送の各
動作タイミングな示す。
専有することが出来ないため、特別のパス争奪禁止信号
（以下、ＨＯＬＤと称する）を殴け、これを可能とする
方法を採っている場合が多い。即ち、ある装置がデータ
を２回以上、連続で送りたい場合、１つ目のデータ転送
と同時にＨＯＬＤ信号を出力し、次のサイクルのパス争
奪を禁止して次のサイクルに２つ目のデータを転送する
という方式が採られる。第２図（：そのタイムチャート
が示されている。第１図・第２図とも偵）はクロック、
（ｂ）は各サイクルにおけるパス争奪、データ転送の各
動作タイミングな示す。
以上の動作を可能とするため、従来はデータ転送用のΔ
ス信号線の他にパス争奪制御用として各装置毎の・ｆス
使用要求信号線と各装置共有の１本のＨＯＬＤ信号線が
用いられていた。各装置は、パスを使用したいとき、ま
ず各装置毎に割りあてられたパス使用要求信号線を１ア
クテイｆｎな状態とし、次にＨＯＬＤ信号線と全てのパ
ス使用要求信号線（他装置から発せられる一パス使用要
求）を監視する。ここで、ＨＯＬＤ要求が出されておら
ず、且つ自分より優先度の高い装置のパス使用要求信号
が篭アクティブ瀞な状態となっていなかった場合に限り
、自身がパスの使用権を得たと判断する。
ス信号線の他にパス争奪制御用として各装置毎の・ｆス
使用要求信号線と各装置共有の１本のＨＯＬＤ信号線が
用いられていた。各装置は、パスを使用したいとき、ま
ず各装置毎に割りあてられたパス使用要求信号線を１ア
クテイｆｎな状態とし、次にＨＯＬＤ信号線と全てのパ
ス使用要求信号線（他装置から発せられる一パス使用要
求）を監視する。ここで、ＨＯＬＤ要求が出されておら
ず、且つ自分より優先度の高い装置のパス使用要求信号
が篭アクティブ瀞な状態となっていなかった場合に限り
、自身がパスの使用権を得たと判断する。
上記動作を行なう従来のｉ４ス争奪回路の構成例を第３
図に示す。図において、３１〜３５はＨＯＬＤ要求信号
線を含むノ４ス争奪制御用信号ラインである。すはパス
に接続される装置中のパス取得判定の回路を示す、この
回路３６はエンブー／３Ｃトスイツチ３６２・比較器３
６３゜オアｆ−ト３ｇ４とで構成される。エンコー〆１
６１は上記各パス争奪制御信号（３１〜３５上を伝播す
る信号）を入力し、コード化するために設けられる。ス
イッチ３６２はパス争奪に関する自身の優先度レベル（
コード）を保持している。比較器３６３にはと記エンコ
ーダ３６１出力ならびにスイッチ３６２出力が供給され
ており、ここでは、スイッチ３６２の有する値が。
図に示す。図において、３１〜３５はＨＯＬＤ要求信号
線を含むノ４ス争奪制御用信号ラインである。すはパス
に接続される装置中のパス取得判定の回路を示す、この
回路３６はエンブー／３Ｃトスイツチ３６２・比較器３
６３゜オアｆ−ト３ｇ４とで構成される。エンコー〆１
６１は上記各パス争奪制御信号（３１〜３５上を伝播す
る信号）を入力し、コード化するために設けられる。ス
イッチ３６２はパス争奪に関する自身の優先度レベル（
コード）を保持している。比較器３６３にはと記エンコ
ーダ３６１出力ならびにスイッチ３６２出力が供給され
ており、ここでは、スイッチ３６２の有する値が。
エンコーダ３６１出力よりも大きいかあるいは等しいと
きに出力を１アクティブ−な状態とする。この比較器３
６Ｓ出力は、オアｒ−）３６４を介して、・ぐス取得を
示す信号（ライン３６５を伝播する信号）としてパスに
供給される。信号ライン３６６は、自身がＨＯＬＤ信号
を出力していることを示す信号が伝播される信号ライン
であり、これが１１クテイツ〃な状態を表示していると
き、オアゲート３６４を介して無条件にノ曹ス取得信号
（ライン３６５）を生成する。
きに出力を１アクティブ−な状態とする。この比較器３
６Ｓ出力は、オアｒ−）３６４を介して、・ぐス取得を
示す信号（ライン３６５を伝播する信号）としてパスに
供給される。信号ライン３６６は、自身がＨＯＬＤ信号
を出力していることを示す信号が伝播される信号ライン
であり、これが１１クテイツ〃な状態を表示していると
き、オアゲート３６４を介して無条件にノ曹ス取得信号
（ライン３６５）を生成する。
尚、第３図においては説明を簡略化するため、パス要求
出力回路は省略しである。
出力回路は省略しである。
上記従来例によれば以下に列挙する欠点があった。
（１） −４スに接続できる装置の数が、パス使用要
求信号線の物理的本数で制限され、拡張性に乏しい。
求信号線の物理的本数で制限され、拡張性に乏しい。
（２） 自身がパスを使用する上で必要な優先度を保
持するスイッチあるいは比較器等複雑なロジックが必要
であって、コストアラ！となる。
持するスイッチあるいは比較器等複雑なロジックが必要
であって、コストアラ！となる。
−芳、・肴ス使用要求信号を１本にし、各装置間でディ
ジー状に接続する方式も低速のパス上て通常用いられて
いるが、この方式も以下に列挙する様な欠点を有してい
た。
ジー状に接続する方式も低速のパス上て通常用いられて
いるが、この方式も以下に列挙する様な欠点を有してい
た。
（１） 各装置毎にパス使用要求信号が伝播されるた
め、その伝播時間の制限から高速パスの場合接続台数が
制限される。
め、その伝播時間の制限から高速パスの場合接続台数が
制限される。
（２） ７”イジー状に接続されるため、途中に装置
の増設を行なったり、削除をすることが困峻。
の増設を行なったり、削除をすることが困峻。
となる。
本発明は上記欠点に基づいてなされたものであり、少量
の八−ドクエアにより、拡張性のある・臂ス構成を実現
するパス争奪制御方式を提供することを目的とする。
の八−ドクエアにより、拡張性のある・臂ス構成を実現
するパス争奪制御方式を提供することを目的とする。
以下、第４図以降を使用して本発明に蘭し詳細に説明す
る。
る。
第４図・第５図は本発明の実施例を示す図であり、ノ櫂
スに接続される各装置が１個のカードケージに収納され
る場合を想定して示したものである。
スに接続される各装置が１個のカードケージに収納され
る場合を想定して示したものである。
第４図はカードケージのノぐツクパネル上のパス争奪制
御信号の布線例を示す図であり、破線で示す様に各装置
のインターフェース基板が挿入されているものとする０
図において、Ｏ印は各装置（ム〜Ｄ）が信号を入力又は
出力するビン（ａ−Ｋ）、４０１はノぐス使用要求信号
、４０１はＨＯＬＤ信号のそれぞれの布線な示す。
御信号の布線例を示す図であり、破線で示す様に各装置
のインターフェース基板が挿入されているものとする０
図において、Ｏ印は各装置（ム〜Ｄ）が信号を入力又は
出力するビン（ａ−Ｋ）、４０１はノぐス使用要求信号
、４０１はＨＯＬＤ信号のそれぞれの布線な示す。
第５図は装置Ｃ中に存在する・譬ス争奪制御回路の実施
例を示す回路図である。図において、１〜ｇは第４図書
＝おけるａ−ｇ ｌ＝対応する入出力ビン、１０１，８
０２，５０３はオアｒ−）、５０４はアンドｒ−）、５
０５は出力バッファ回路、ｌｅｇは自身で発するＨＯＬ
Ｄ信号が伝播される信号ラインを示す。又、ｎｏｖは装
置Ｃ内部で発生するパス使用要求信号、５０８は装置Ｃ
内部にて使用されるパス取得を示す信号がそれぞれ伝播
される信号ラインである。
例を示す回路図である。図において、１〜ｇは第４図書
＝おけるａ−ｇ ｌ＝対応する入出力ビン、１０１，８
０２，５０３はオアｒ−）、５０４はアンドｒ−）、５
０５は出力バッファ回路、ｌｅｇは自身で発するＨＯＬ
Ｄ信号が伝播される信号ラインを示す。又、ｎｏｖは装
置Ｃ内部で発生するパス使用要求信号、５０８は装置Ｃ
内部にて使用されるパス取得を示す信号がそれぞれ伝播
される信号ラインである。
オアｒ −） ｊ ０１は自身で有する入出力ピン畠〜
・より入力を受け、その出力はオアｆ−）Ｊａ２の一方
の入力として、更にアンドｆ−）５０４の一方の入力と
してそれぞれの入力端子ζ；供給される。前記オアダー
ト１１１）２、アンドｒ −） Ｊ ６４の他方の入力
、端子へは装置Ｃ内部で発せられるパス使用要求信号（
ライン５ｏ１）が供給されている。オア？ −） １０
ｊの出力は入出力ビンｆへ、そしてアンドｒ−ト！１
０４０）出力はオアダート５０Ｊの一方の入力端子へ供
給される。オアｒ−） ｊ ＯＪの他方の入力端子へは
自身で発するＨＯＬＤ信号（ライン５ｏｔｉ）が供給さ
れる。又、このＨＯＬＤ信号（ライン５０Ｃ）は出力Δ
ツプア５０５を介して入出力／ｙｇに供給される。
・より入力を受け、その出力はオアｆ−）Ｊａ２の一方
の入力として、更にアンドｆ−）５０４の一方の入力と
してそれぞれの入力端子ζ；供給される。前記オアダー
ト１１１）２、アンドｒ −） Ｊ ６４の他方の入力
、端子へは装置Ｃ内部で発せられるパス使用要求信号（
ライン５ｏ１）が供給されている。オア？ −） １０
ｊの出力は入出力ビンｆへ、そしてアンドｒ−ト！１
０４０）出力はオアダート５０Ｊの一方の入力端子へ供
給される。オアｒ−） ｊ ＯＪの他方の入力端子へは
自身で発するＨＯＬＤ信号（ライン５ｏｔｉ）が供給さ
れる。又、このＨＯＬＤ信号（ライン５０Ｃ）は出力Δ
ツプア５０５を介して入出力／ｙｇに供給される。
以下、本発明の動作につき第４図・第５図を使用して詳
細に説明する。
細に説明する。
装置Ｃは入出力ピンａ ”’−ｅに供給される信号と自
身で発するパス使用要求信号（ライン５ｏ１）をオアゲ
ート５０１にて論理和条件をとって、その結果なオアｆ
−） １０ Ｊを介して入出力ピンｆより出力する。
身で発するパス使用要求信号（ライン５ｏ１）をオアゲ
ート５０１にて論理和条件をとって、その結果なオアｆ
−） １０ Ｊを介して入出力ピンｆより出力する。
同様の回路が装置Ａ−Ｂ・Ｄにもあるものとする。
第４図に示すパック／譬ネルの布線（；より、装置人の
入出力ビンｆ″′出力は装置Ｂにおける入出力ビンｂ１
に供給され、装置ｉ［Ｂの・ぐス使用要求信号（ライン
５０ｒ）とオアゲート５０２にて論理和条件がとられ、
その結果が入出力ビンｆ１より出力される。そして装置
Ｃの入出力ピン４ならびに装置りにおける入出力ビンＣ
°に供給される。同様に装置Ｃの入出力ピンｆより得ら
れる信号は装置りの入出力ビンＣ°に供給される。これ
により装置りの入出力ピンｆ′出力には装置Ａ−Ｂ、Ｃ
におけるそれぞれのパス使用要求信号の論理和出力が現
われる。一方、装置Ｃ中で、入出力♂ン畠〜・Ｃ二供給
される信号はオアｒ −） ５０１で論理和条件がとら
れ、その反転されたものと、自身のパス使用要求償釈ラ
イン５０１）とがアンドゲート５０４にて論理積条件が
とられる。即ち、オアダート１０１の出力は、装置Ａ、
Ｂがパス使用要求を出しておらず、自身（装置Ｃ）がパ
ス使用要求を発しているときのみ％′アクテイゾ蒙な状
態となり。
入出力ビンｆ″′出力は装置Ｂにおける入出力ビンｂ１
に供給され、装置ｉ［Ｂの・ぐス使用要求信号（ライン
５０ｒ）とオアゲート５０２にて論理和条件がとられ、
その結果が入出力ビンｆ１より出力される。そして装置
Ｃの入出力ピン４ならびに装置りにおける入出力ビンＣ
°に供給される。同様に装置Ｃの入出力ピンｆより得ら
れる信号は装置りの入出力ビンＣ°に供給される。これ
により装置りの入出力ピンｆ′出力には装置Ａ−Ｂ、Ｃ
におけるそれぞれのパス使用要求信号の論理和出力が現
われる。一方、装置Ｃ中で、入出力♂ン畠〜・Ｃ二供給
される信号はオアｒ −） ５０１で論理和条件がとら
れ、その反転されたものと、自身のパス使用要求償釈ラ
イン５０１）とがアンドゲート５０４にて論理積条件が
とられる。即ち、オアダート１０１の出力は、装置Ａ、
Ｂがパス使用要求を出しておらず、自身（装置Ｃ）がパ
ス使用要求を発しているときのみ％′アクテイゾ蒙な状
態となり。
＊ｉｉｃがパスを取得したことを示す。
一方、装置Ｃが、ＨＯＬＤ信号（ライン５０Ｃ）を発し
た場合、第４図に示した布線により、この信号は装置人
の入出力ビン（Ｉに供給される。
た場合、第４図に示した布線により、この信号は装置人
の入出力ビン（Ｉに供給される。
これにより装置ム・Ｂ、Ｃ，ＤのアンＰダート５０４に
よる論理積出力は１インアクテイｆ＃な状態となって、
従っていずれの装置もパスの使用が不可能となる。しか
しながら装ｗＩＣにおいて、ＨＯＬＤ信号（ライン５０
＃）がオアダート５０３に供給されているため、ライン
１０１を伝播する信号が１１クテイツーな状態となり、
従って装置Ｃは自身がパスを使用可能な状態にあること
がわかる。
よる論理積出力は１インアクテイｆ＃な状態となって、
従っていずれの装置もパスの使用が不可能となる。しか
しながら装ｗＩＣにおいて、ＨＯＬＤ信号（ライン５０
＃）がオアダート５０３に供給されているため、ライン
１０１を伝播する信号が１１クテイツーな状態となり、
従って装置Ｃは自身がパスを使用可能な状態にあること
がわかる。
以上説明の如く、本発明方式は一種のディシー接続では
あるが、入出力ピン１〜ｅに供給される信号により５台
前迄のパス使用要求信号が伝播時間の遅れなしに入力さ
れるため、高速のパスにも対応可能となる。又、１つの
装置の入出力ビンｆ出力が５台先の装置の入出力ピン麿
に供給されるため、最大４つまでの空きスロットが作れ
、従って装置の増設、削除が容易に行なえることがわか
る。更に、ＨＯＬＤ出力を最も優先度の高い装置へのパ
ス使用要求入力（本発明実施例では装置Ａの入出力ビン
ｅ Ｉ ）として接続することにより、自動的にパス争
奪が禁止され、従って、各装置がＨＯＬＤ信号を監視す
る必要がなくなり、ロジックが簡単になる。尚、本発明
実施例ではａ ”−ｅ入力は５つとしたが。
あるが、入出力ピン１〜ｅに供給される信号により５台
前迄のパス使用要求信号が伝播時間の遅れなしに入力さ
れるため、高速のパスにも対応可能となる。又、１つの
装置の入出力ビンｆ出力が５台先の装置の入出力ピン麿
に供給されるため、最大４つまでの空きスロットが作れ
、従って装置の増設、削除が容易に行なえることがわか
る。更に、ＨＯＬＤ出力を最も優先度の高い装置へのパ
ス使用要求入力（本発明実施例では装置Ａの入出力ビン
ｅ Ｉ ）として接続することにより、自動的にパス争
奪が禁止され、従って、各装置がＨＯＬＤ信号を監視す
る必要がなくなり、ロジックが簡単になる。尚、本発明
実施例ではａ ”−ｅ入力は５つとしたが。
パスのスピード、接続台数により、これが可変であるこ
とはいうまでもない。
とはいうまでもない。
以上説明の如く本発明によれば、従来説明で述べた／青
ス使用要求信号を各装置毎に持つ方式に比べ、装置接続
台数に制限がない（よって拡張性大）、ロジックが簡単
である（低コスト）という効果を生じる。又、単なるデ
ィジー接続方式に比べ、高速ノ＋スにも対応可能であっ
て、接続装置の増設、削除が容易であるという効果も生
じる。
ス使用要求信号を各装置毎に持つ方式に比べ、装置接続
台数に制限がない（よって拡張性大）、ロジックが簡単
である（低コスト）という効果を生じる。又、単なるデ
ィジー接続方式に比べ、高速ノ＋スにも対応可能であっ
て、接続装置の増設、削除が容易であるという効果も生
じる。
第１図・第２図は従来におけるパスの使用方式をクイム
チヤード上に示した概念図、第３図は従来のパス争奪回
路の構成例を示す概略図、第４図は本発明によりなされ
るカードケージにおけるΔツクノナネル上のパス争奪制
御信号の布線例を示す図、第ｓ因は本発明が実現される
パス争奪制御回路の実施例を示す図である。 ４０１（ｌｉａｒ）・・・信号ライン（パス使用要求）
、４０２（８０６）…信号ライン（ＨＯＬＤ）、１１１
１．８０２，１０１−・・オアゲート、５０４・・・ア
ンドｒ−）、５０１・・・出力バッファ回路。 出願人代理人 弁理士 鐘 江 武 彦第４図 第５図 第１図 第２図 第３図
チヤード上に示した概念図、第３図は従来のパス争奪回
路の構成例を示す概略図、第４図は本発明によりなされ
るカードケージにおけるΔツクノナネル上のパス争奪制
御信号の布線例を示す図、第ｓ因は本発明が実現される
パス争奪制御回路の実施例を示す図である。 ４０１（ｌｉａｒ）・・・信号ライン（パス使用要求）
、４０２（８０６）…信号ライン（ＨＯＬＤ）、１１１
１．８０２，１０１−・・オアゲート、５０４・・・ア
ンドｒ−）、５０１・・・出力バッファ回路。 出願人代理人 弁理士 鐘 江 武 彦第４図 第５図 第１図 第２図 第３図
Claims (2)
- （１） パスに接続される複数の装置より発せられる
パス使用要求信号を得、自身のパス使用要求信号と論理
和条件をとって上記パスにパス使用要求として出力し、
自身がノぐスの使用を要求した際、上記各装置から発せ
られるノ４ス使用要求信号が全て存在しない場合に限り
、自身がノ櫂スの使用権を取得したと判定する回路を前
記各装置毎に有し、これら各装置より発せられるパス使
用要求信号出力をパス争奪上より優先度の低い装置のパ
ス使用要求信号入力として供給する接続形態を持つこと
を特徴とする・ぐス争奪制御方式。 - （２） ｈ記各装置がパス争奪を禁止するために発せ
られるパス争奪禁止信号を、・中ス争囃上優先度の峡も
高い装置の・ヤス使用要求信号入力として供給する接続
形態を持つことを特徴とする特許請求の範囲第１項記載
のパス争奪制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13347581A JPS5835626A (ja) | 1981-08-26 | 1981-08-26 | バス争奪制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13347581A JPS5835626A (ja) | 1981-08-26 | 1981-08-26 | バス争奪制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835626A true JPS5835626A (ja) | 1983-03-02 |
Family
ID=15105641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13347581A Pending JPS5835626A (ja) | 1981-08-26 | 1981-08-26 | バス争奪制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375860A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | 同期インタフエ−スの転送制御方式 |
| JPS63251460A (ja) * | 1987-04-08 | 1988-10-18 | Mitsubishi Kasei Corp | ポリアミド樹脂組成物 |
-
1981
- 1981-08-26 JP JP13347581A patent/JPS5835626A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375860A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | 同期インタフエ−スの転送制御方式 |
| JPH0524543B2 (ja) * | 1986-09-18 | 1993-04-08 | Fujitsu Kk | |
| JPS63251460A (ja) * | 1987-04-08 | 1988-10-18 | Mitsubishi Kasei Corp | ポリアミド樹脂組成物 |
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