JPS5938615B2 - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS5938615B2 JPS5938615B2 JP52070307A JP7030777A JPS5938615B2 JP S5938615 B2 JPS5938615 B2 JP S5938615B2 JP 52070307 A JP52070307 A JP 52070307A JP 7030777 A JP7030777 A JP 7030777A JP S5938615 B2 JPS5938615 B2 JP S5938615B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- internal register
- address
- counter
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプロセッサにおいて内部レジスタをプ
ログラムと無関係に外部の信号によつて読み出し書込み
出来る様にすることによつて割込み処理の高速化、マル
チマイクロプロセッサ化、コンソールパネルインタフェ
ースの簡易化を可能とすることを特徴とするマイクロプ
ロセッサの構成に関するものである。
ログラムと無関係に外部の信号によつて読み出し書込み
出来る様にすることによつて割込み処理の高速化、マル
チマイクロプロセッサ化、コンソールパネルインタフェ
ースの簡易化を可能とすることを特徴とするマイクロプ
ロセッサの構成に関するものである。
従来からのマイクロプロセッサにおいては、内部レジス
タはプログラムでしか扱うことが出来ずマイクロプロセ
ッサ外部に実行中のプログラムと独立にその内容を読み
出し書込みすることはソフトウェアのオーバヘッドを大
きくし、複雑な技術を要した。
タはプログラムでしか扱うことが出来ずマイクロプロセ
ッサ外部に実行中のプログラムと独立にその内容を読み
出し書込みすることはソフトウェアのオーバヘッドを大
きくし、複雑な技術を要した。
すなわち、第１図で示す様に従来のマイクロプロセッサ
においては、プログラムメモリよりフエツナされた命令
は制御回路１によつてデコードされその結果に従つて内
部レジスタ２へのアドレス信号３が出力される。これに
よつて選択された内部レジスタはリード・ライト制御線
４に従つて書込・読出動作する。読み出された内容は。
経路５を通つて演算回路６に入力される。または、演算
回路から演算結果が経路５を通つて選択されている内部
レジスタに書き込まれる。従つて内部レジスタの内容を
プログラムと無関係に取扱うことは不可能であり従来で
の構成ではコンソールパネル上に内部レジスタの内容を
読み出す時においても複雑なハードウェア又は読出書込
湘脚プログラムが必要であつた。また複数個のマイクロ
プロセッサを結合してマルチマイクロプロセッサを構成
するときには、プログラムの切換に伴なう内部レジスタ
の退避および格納などに複雑な管理プログラムを必要と
し結果としてソフトウェアオーバーヘッドのために効率
のよいマルチマイクロプロセッサが構成出来なかつた。
以上の外に割込処理においても従来のマイクロプロセッ
サではソフトウエアで内部レジスタの退避・格納を行な
つているため割込処理ルーチンに多くの時間を要し６高
速の割込処理制御が困難であつた。本発明のマイクロプ
ロセツサはプログラムカウンタを含むマイクロプロセツ
サの内部レジスタと上記内部レジスタをマイクロプロセ
ツサ停止時にアト１ノスするためのカウンタと、このカ
ウンタ出力と匍蜘回路からの内部レジスタアドレス信号
とを切換えるマルチプレクサと．マイクロプロセツサが
停止状態の時アドレスデータ共通母線を演算回路から切
り離し内部レジスタに接続するマルチプレクサと演算回
路および制御回路より構成し．上記従来技術の欠点を解
消するものである。
においては、プログラムメモリよりフエツナされた命令
は制御回路１によつてデコードされその結果に従つて内
部レジスタ２へのアドレス信号３が出力される。これに
よつて選択された内部レジスタはリード・ライト制御線
４に従つて書込・読出動作する。読み出された内容は。
経路５を通つて演算回路６に入力される。または、演算
回路から演算結果が経路５を通つて選択されている内部
レジスタに書き込まれる。従つて内部レジスタの内容を
プログラムと無関係に取扱うことは不可能であり従来で
の構成ではコンソールパネル上に内部レジスタの内容を
読み出す時においても複雑なハードウェア又は読出書込
湘脚プログラムが必要であつた。また複数個のマイクロ
プロセッサを結合してマルチマイクロプロセッサを構成
するときには、プログラムの切換に伴なう内部レジスタ
の退避および格納などに複雑な管理プログラムを必要と
し結果としてソフトウェアオーバーヘッドのために効率
のよいマルチマイクロプロセッサが構成出来なかつた。
以上の外に割込処理においても従来のマイクロプロセッ
サではソフトウエアで内部レジスタの退避・格納を行な
つているため割込処理ルーチンに多くの時間を要し６高
速の割込処理制御が困難であつた。本発明のマイクロプ
ロセツサはプログラムカウンタを含むマイクロプロセツ
サの内部レジスタと上記内部レジスタをマイクロプロセ
ツサ停止時にアト１ノスするためのカウンタと、このカ
ウンタ出力と匍蜘回路からの内部レジスタアドレス信号
とを切換えるマルチプレクサと．マイクロプロセツサが
停止状態の時アドレスデータ共通母線を演算回路から切
り離し内部レジスタに接続するマルチプレクサと演算回
路および制御回路より構成し．上記従来技術の欠点を解
消するものである。
以下実施例とともに本発明の詳細について述べる。なお
６第１図と共通する部分には同一番号を付している。第
２図に示す実施例のマイクロプロセツサはプログラムカ
ウンタを含みランダムアクセスメモリにより構成される
内部レジスタ２と３ビツトカウンタ８と制御回路１から
の内部レジスタアドレス信号と上記カウンタよりのアド
レス信号とを切換えるためのマルチプレクサ９とアドレ
ス・データ共通母線を内部レジスタおよび演算回路と切
換え接続するためのマルチプレクサ１０と停止状態制御
フリツプ・フロツプ１１と制御回路Ｌ演算回路６とより
構成される。
６第１図と共通する部分には同一番号を付している。第
２図に示す実施例のマイクロプロセツサはプログラムカ
ウンタを含みランダムアクセスメモリにより構成される
内部レジスタ２と３ビツトカウンタ８と制御回路１から
の内部レジスタアドレス信号と上記カウンタよりのアド
レス信号とを切換えるためのマルチプレクサ９とアドレ
ス・データ共通母線を内部レジスタおよび演算回路と切
換え接続するためのマルチプレクサ１０と停止状態制御
フリツプ・フロツプ１１と制御回路Ｌ演算回路６とより
構成される。
内部レジスタの内容を読出すために内部レジスタ制御信
号１７を入力すると演算終了時に制御回路より出力され
る演算終了信号１２によつて論理１にセツトされ６信号
１３によりカウンタ８のりセツトが解除される。さらに
信号１３はマルチプレクサ９の選択端子（こカロえられ
て内部レジスタアドレスをカウンタ側に切り変え６さら
にマルチプレクサ１０に力Ｄえられた信号１３はアドレ
ス・データ共通母線１４と内部レジスタ２とを接続する
。クロツク信号１５が入る毎にカウンタ８はカウントア
ツプされその出力はマルチプレクサ９を介して内部レジ
スタアドレス入力に加えられ順次内部レジスタが選択さ
れて行く。書込読出指定信号１６が読出状態である時に
は、内部レジスタの出力１７はマルチプレクサ１０を通
つてアドレス・データ共通母線に出力される。また書込
読出指定信号１６が書込状態である時においてはアドレ
ス・データ共通母線上のデータは内部レジスタ側に切換
えられているマルチプレクサ１０を通つて内部レジスタ
のデータ入力に力Ｄえられ上記３ビツトカウンタによつ
て選択されている内部レジスタに書込まれる。上記カウ
ンタが最大数までカウントしてすべてのレジスタを選択
し終わると桁上げ信号１８が出され、フリツプ・フロツ
プのりセツト入力に７７ｎえられフリップフロップ１１
を論理０にりセツトし６マィクロプロセツサを停止状態
より再び動作状態に移し新しい内部レジスタの内容にも
とづいてプログラムが実行開始される。アドレス・デー
タ共通母線上に作られた周辺回路は，クロツク出力１９
と同期して内部レジスタからのデータを受取りまた書込
めばよい。以上のように本発明のマイクロプロセツサは
マイクロプロセツサが停止した時．内部レジスタを演算
回路．制御回路より切りはなし上記カウンタによつてア
ドレスされる様にして上記カウンタをカウントアツプし
ながらその内容をアト１ノス・データ共通母線上に読み
出し又は共通母線上より内部レジスタに書込むことによ
つてマイクロプロセツサ外部よりの内部レジスタ操作を
可能にしている。
号１７を入力すると演算終了時に制御回路より出力され
る演算終了信号１２によつて論理１にセツトされ６信号
１３によりカウンタ８のりセツトが解除される。さらに
信号１３はマルチプレクサ９の選択端子（こカロえられ
て内部レジスタアドレスをカウンタ側に切り変え６さら
にマルチプレクサ１０に力Ｄえられた信号１３はアドレ
ス・データ共通母線１４と内部レジスタ２とを接続する
。クロツク信号１５が入る毎にカウンタ８はカウントア
ツプされその出力はマルチプレクサ９を介して内部レジ
スタアドレス入力に加えられ順次内部レジスタが選択さ
れて行く。書込読出指定信号１６が読出状態である時に
は、内部レジスタの出力１７はマルチプレクサ１０を通
つてアドレス・データ共通母線に出力される。また書込
読出指定信号１６が書込状態である時においてはアドレ
ス・データ共通母線上のデータは内部レジスタ側に切換
えられているマルチプレクサ１０を通つて内部レジスタ
のデータ入力に力Ｄえられ上記３ビツトカウンタによつ
て選択されている内部レジスタに書込まれる。上記カウ
ンタが最大数までカウントしてすべてのレジスタを選択
し終わると桁上げ信号１８が出され、フリツプ・フロツ
プのりセツト入力に７７ｎえられフリップフロップ１１
を論理０にりセツトし６マィクロプロセツサを停止状態
より再び動作状態に移し新しい内部レジスタの内容にも
とづいてプログラムが実行開始される。アドレス・デー
タ共通母線上に作られた周辺回路は，クロツク出力１９
と同期して内部レジスタからのデータを受取りまた書込
めばよい。以上のように本発明のマイクロプロセツサは
マイクロプロセツサが停止した時．内部レジスタを演算
回路．制御回路より切りはなし上記カウンタによつてア
ドレスされる様にして上記カウンタをカウントアツプし
ながらその内容をアト１ノス・データ共通母線上に読み
出し又は共通母線上より内部レジスタに書込むことによ
つてマイクロプロセツサ外部よりの内部レジスタ操作を
可能にしている。
従つて内部レジスタの読出し書込みはプログラムとは無
関係に行なわれるためマルチマイクロプロセツサおよび
割込処理での複雑なソフトウエアによるオーバーヘツド
がなくなりより効率のよいマルチマイクロプロセツサお
よび割込処理を実現することができ，なおかつ簡易なコ
ンソールパネルインターフエースも実現することができ
る。
関係に行なわれるためマルチマイクロプロセツサおよび
割込処理での複雑なソフトウエアによるオーバーヘツド
がなくなりより効率のよいマルチマイクロプロセツサお
よび割込処理を実現することができ，なおかつ簡易なコ
ンソールパネルインターフエースも実現することができ
る。
第１図は従来のマイクロプロセツサの構成図、第２図は
本発明のマイクロプロセツサの一実施例の構成図である
。 １・・・・・・マイクロプロセツサの制御回路，２・・
・・・・内部レジスタ６６・・・・・・演算回路． ８
・・・・・・カウンタ回路６９・・・・・・内部レジス
タアドレス用マルチプレクサ回路ＳｌＯ・・・・・・双
方向のマルチプレクサ回路。
本発明のマイクロプロセツサの一実施例の構成図である
。 １・・・・・・マイクロプロセツサの制御回路，２・・
・・・・内部レジスタ６６・・・・・・演算回路． ８
・・・・・・カウンタ回路６９・・・・・・内部レジス
タアドレス用マルチプレクサ回路ＳｌＯ・・・・・・双
方向のマルチプレクサ回路。
Claims (1)
- １ プログラムカウンタを含むマイクロプロセッサの内
部レジスタと、前記内部レジスタをアドレスするカウン
タと、前記カウンタ出力と制御回路からの内部レジスタ
アドレス信号とを切換えるマルチプレクサと、マイクロ
プロセッサが停止状態の時アドレス・データ共通母線を
演算回路から切り離し内部レジスタに接続するマルチプ
レクサを具備し、マイクロプロセッサが停止状態の時マ
イクロプロセッサ外部よりの制御信号で内部レジスタを
共通母線に接続して上記カウンタをクロック信号により
カウントアップしてそれによつて指定された内部レジス
タの内容を順次読み出しアドレス・データ共通母線上に
送出およびアドレス・データ共通母線上の内容を指定さ
れた内部レジスタ上に順次書込む動作をさせることを特
徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52070307A JPS5938615B2 (ja) | 1977-06-13 | 1977-06-13 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52070307A JPS5938615B2 (ja) | 1977-06-13 | 1977-06-13 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS544542A JPS544542A (en) | 1979-01-13 |
| JPS5938615B2 true JPS5938615B2 (ja) | 1984-09-18 |
Family
ID=13427664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52070307A Expired JPS5938615B2 (ja) | 1977-06-13 | 1977-06-13 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105366A (ja) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | デバツグ機能を持つマイクロコンピユ−タ |
| JPH01250147A (ja) * | 1988-03-30 | 1989-10-05 | Fujitsu Ltd | マイクロプロセッサ |
-
1977
- 1977-06-13 JP JP52070307A patent/JPS5938615B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS544542A (en) | 1979-01-13 |
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