JPS6184706A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS6184706A JPS6184706A JP20527884A JP20527884A JPS6184706A JP S6184706 A JPS6184706 A JP S6184706A JP 20527884 A JP20527884 A JP 20527884A JP 20527884 A JP20527884 A JP 20527884A JP S6184706 A JPS6184706 A JP S6184706A
- Authority
- JP
- Japan
- Prior art keywords
- module
- control module
- processing
- modules
- communication control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、機能を各ブロック毎に分割し、各ブロック間
をデータバスで相互に接続したプログラマブルコントロ
ーラ（以下ＰＣと略称する）に関するものである。
をデータバスで相互に接続したプログラマブルコントロ
ーラ（以下ＰＣと略称する）に関するものである。
！従来の技術〕
ＰＣは、−最に第４図に示すような構成であり、この図
によりその動作原理を説明する。
によりその動作原理を説明する。
即ち、ＰＣの動作を規定するプログラムは制ｉ１’Ｕメ
モリ２に記憶されており、この記ｔα内容により、１）
論理解−λ部３ａが論理メモＩＪ ３ ｂを逐次読み出
し、入出力状態メモリ５ｂを参照しつつ、検算処理を行
ない、演算結果を入出力状態メモリ５ｂに格納し、 ２）入出力制御部５ａが入出力状態メモリ５ｂを参照し
、人出カニニット６へ出力じ、かつ入出カニニット６か
ら取り込んだデータを入出力状態メモリ５ｂに（δ納し
、 ３）ｉｌｌｌｌｌｌ炉部４り８を介して計算機などの外
部機器９とデータの授受を行なう。
モリ２に記憶されており、この記ｔα内容により、１）
論理解−λ部３ａが論理メモＩＪ ３ ｂを逐次読み出
し、入出力状態メモリ５ｂを参照しつつ、検算処理を行
ない、演算結果を入出力状態メモリ５ｂに格納し、 ２）入出力制御部５ａが入出力状態メモリ５ｂを参照し
、人出カニニット６へ出力じ、かつ入出カニニット６か
ら取り込んだデータを入出力状態メモリ５ｂに（δ納し
、 ３）ｉｌｌｌｌｌｌ炉部４り８を介して計算機などの外
部機器９とデータの授受を行なう。
以上の３つの動作を、ＰＣは１つのＣＰＵ （中央処理
装置）１により、サイクリックに行なっている。また、
各ブロックは内部ハス７にて相互に接続されている。
装置）１により、サイクリックに行なっている。また、
各ブロックは内部ハス７にて相互に接続されている。
ところが、第４図のような構成ではＰＣの処理速度を向
上するためには、ＣＰ［Ｊｌの高速化以外に手段はない
。
上するためには、ＣＰ［Ｊｌの高速化以外に手段はない
。
しかし、ｃｐｕｔの高速化と言っても限度がある上に、
経済性にも難点がある。
経済性にも難点がある。
本発明は、上記問題点を解決し、高速なｃｐｕを使用し
な（でも処理時間を短くでき、また各ブロックの機能を
並列処理可能なＰＣを提供することを巨的とするもので
ある。
な（でも処理時間を短くでき、また各ブロックの機能を
並列処理可能なＰＣを提供することを巨的とするもので
ある。
このような問題点を解決するため、本発明では第１図に
示すように、論理解読モジュール１０、入出力権制御モ
ジュール１１、通信制御モジニール１２の３つの機能モ
ジュールに分割しかつ、ノステムハス１３を介して各モ
ジュールを相互に接続したものである。
示すように、論理解読モジュール１０、入出力権制御モ
ジュール１１、通信制御モジニール１２の３つの機能モ
ジュールに分割しかつ、ノステムハス１３を介して各モ
ジュールを相互に接続したものである。
口作用〕
このように構成したことにより、各モジュールは独立に
動作しつつ、かつデータの授受をシステムバス１３を介
して行なえるようになり、またＰＣの処理時間を短縮す
ることができるようになった。
動作しつつ、かつデータの授受をシステムバス１３を介
して行なえるようになり、またＰＣの処理時間を短縮す
ることができるようになった。
５実施例〕
以下、本発明を第１図〜第３図に示す具体的実施例に基
づいて説明する。
づいて説明する。
！” Ｃの酸化は第１図に示すように＋ＡｆｌＩｉｂ九
七ジュール１０．入出力制＋１■モジュール１］ろよび
通傭制御卸モジュール１２の３つのブロックに分別する
。
七ジュール１０．入出力制＋１■モジュール１］ろよび
通傭制御卸モジュール１２の３つのブロックに分別する
。
一理解↓Ｊｃモジュール１０の内部は、論理力・′ｉ′
読部ｌｏｔ、論理メモリ１０２、制御１ｇメモリ１０３
、ハスインターフェース１０４およびＣＰＵ１０５によ
り構成され、内部ハス７により内部信号の（２受が行な
われる。
読部ｌｏｔ、論理メモリ１０２、制御１ｇメモリ１０３
、ハスインターフェース１０４およびＣＰＵ１０５によ
り構成され、内部ハス７により内部信号の（２受が行な
われる。
人出力制御モジュール１１の内部は、人出力ユニノトト
ライハ／レノーハ１１１、入出力状態メモリ１１２、制
御メモリ１１３、ハスインターフェース１１４およびｃ
ＰＵ１１５により構成され、同しく内部バス７により内
部信号の授受か行なわれる。
ライハ／レノーハ１１１、入出力状態メモリ１１２、制
御メモリ１１３、ハスインターフェース１１４およびｃ
ＰＵ１１５により構成され、同しく内部バス７により内
部信号の授受か行なわれる。
また通信制御モジュール１２の内部は、通Ｉｇポート１
２１、制御メモリ１２２、ハスインターフェース１２３
およびＣＰＵＩ２４により構成され、内部ハス７により
内部（３号の授受が行なわれる。
２１、制御メモリ１２２、ハスインターフェース１２３
およびＣＰＵＩ２４により構成され、内部ハス７により
内部（３号の授受が行なわれる。
各モジュールは、第１図に示すように、ノステムハス１
３で接続されており、互いにデータの授受が可能である
。従って、互いに必要なすｎ報はハス１３を通して最小
限の時間で授受可能である６更にモジュール間のデータ
の授受が不要な場合には、各モジエールはバス１３から
切り離され、割り当てられている処理を独立に実行して
いる。
３で接続されており、互いにデータの授受が可能である
。従って、互いに必要なすｎ報はハス１３を通して最小
限の時間で授受可能である６更にモジュール間のデータ
の授受が不要な場合には、各モジエールはバス１３から
切り離され、割り当てられている処理を独立に実行して
いる。
即ち、論理解読モジュールｌＯの例で示せば、第２図に
示すように、入出力データ授受３１と通信データ授受３
３を行なうときのみ、モジュール１０はシステムバス１
３に接続され、入出力制御モジュール１１と通信制御モ
ジュール１２とでデータの授受を行なう。
示すように、入出力データ授受３１と通信データ授受３
３を行なうときのみ、モジュール１０はシステムバス１
３に接続され、入出力制御モジュール１１と通信制御モ
ジュール１２とでデータの授受を行なう。
それ以外のときは、論理解読モジュール１０は論理解読
処理３２を行なっている。ここで、論理解読モジュール
１０は入出力制御モジュール１１を直接駆動せず、また
通信制御モジュール１２を直接駆動しないため、１サイ
クルの時間が短縮される。
処理３２を行なっている。ここで、論理解読モジュール
１０は入出力制御モジュール１１を直接駆動せず、また
通信制御モジュール１２を直接駆動しないため、１サイ
クルの時間が短縮される。
なお、人出力制御モジュール１１と通信制御モジエール
１２は、論理解読モジュール１０の処理とは無関係に、
また入出力制御モジュール１１と通信制御モノニール１
２の互いも無関係に、並列に各々の処理を行なっている
。
１２は、論理解読モジュール１０の処理とは無関係に、
また入出力制御モジュール１１と通信制御モノニール１
２の互いも無関係に、並列に各々の処理を行なっている
。
次に本発明のノステムハス１３についてシｒｒ４” ｊ
−る。ノステムハス１３は、８ビツトのデータバス１４
と、ｒｌＤ１６．ＷＲ１７，５，１８，Ｓ、１９゜［シ
ＩＥＱ２０．ＡＣＫ２１．ＷＡＩＴ２２の制御信号線で
構成され、同バス１３上の情報の属性５よ、Ｓ、１８．
Ｓ、１９なる制御■信号により、データ、アドレス上位
、アドレス下位９コントロール、ステータスと識別され
る。
−る。ノステムハス１３は、８ビツトのデータバス１４
と、ｒｌＤ１６．ＷＲ１７，５，１８，Ｓ、１９゜［シ
ＩＥＱ２０．ＡＣＫ２１．ＷＡＩＴ２２の制御信号線で
構成され、同バス１３上の情報の属性５よ、Ｓ、１８．
Ｓ、１９なる制御■信号により、データ、アドレス上位
、アドレス下位９コントロール、ステータスと識別され
る。
本発明においては、データバス１４の占’４＋Ｔ ：１
ｉｌｌ ＜１０：よ、次のように行なわれる。たとえば
、−理解。；。
ｉｌｌ ＜１０：よ、次のように行なわれる。たとえば
、−理解。；。
七ジュール１０がマスクとして・動作する場合をちえる
。この場合、他のモジュールはスレーブとして動作する
。マスクである論理解ｕｎｉモジュール１０はスレーフ
゛モノニールのデニアルボートラムへ自由に読み出し、
君き込みができる。ここで、あるスレーブがデータバス
１４を６存する必要が’−トした場合、即ら、スレーブ
がマスタへと多行する場合は、次のような手順で行なわ
れる。
。この場合、他のモジュールはスレーブとして動作する
。マスクである論理解ｕｎｉモジュール１０はスレーフ
゛モノニールのデニアルボートラムへ自由に読み出し、
君き込みができる。ここで、あるスレーブがデータバス
１４を６存する必要が’−トした場合、即ら、スレーブ
がマスタへと多行する場合は、次のような手順で行なわ
れる。
第３図に示すように、まず、スレーブはマスクである論
理３ダ読モジユール１０へ要求信ぢＲＥＱ２０を発する
。これに呼応してマスクはどのスレーブが要求信号ＲＥ
Ｑ２０を発しているかをマスク内部の図示していない優
先度判別回路により認識し、該当スレーブへ応答信号Ａ
ＣＫ２１を返送する。これにより、データバス１４の占
有権はこのスレーブに移り、同スレーブは今度はマスク
となる。なお、マスクからスレーブへのデータの書き込
みやデュアルポートラムのアドレスの設定などの書き込
み動作は、言き込み信号ＷＲ１７とシステムバス１３へ
属性を与えるｓｏ １８．５１１９にて行なわれる。
理３ダ読モジユール１０へ要求信ぢＲＥＱ２０を発する
。これに呼応してマスクはどのスレーブが要求信号ＲＥ
Ｑ２０を発しているかをマスク内部の図示していない優
先度判別回路により認識し、該当スレーブへ応答信号Ａ
ＣＫ２１を返送する。これにより、データバス１４の占
有権はこのスレーブに移り、同スレーブは今度はマスク
となる。なお、マスクからスレーブへのデータの書き込
みやデュアルポートラムのアドレスの設定などの書き込
み動作は、言き込み信号ＷＲ１７とシステムバス１３へ
属性を与えるｓｏ １８．５１１９にて行なわれる。
また、スレーブからの：Ｊ、み出し動作は、読み出し信
号ＲＤ１７とＳｏ １８． ５ｔ１９を用いて行なわれ
る。
号ＲＤ１７とＳｏ １８． ５ｔ１９を用いて行なわれ
る。
さらにマスクからスレーブへのアクセスの際、スレーブ
のデュアルポートラムをマスクへ開放できない場合には
、マスクへＷＡＩ、Ｔ２２を返送し、マスクのアクセス
動作を待たせることができる。
のデュアルポートラムをマスクへ開放できない場合には
、マスクへＷＡＩ、Ｔ２２を返送し、マスクのアクセス
動作を待たせることができる。
上述したように本発明によれば、低能をモノニール化し
、これらを相互にバスで接続するごとにより並列処理を
可能にし、高速なＣＰＵを使用しなくてもＰ Ｃの処理
速度を向上させることができるという効果を奏する。
、これらを相互にバスで接続するごとにより並列処理を
可能にし、高速なＣＰＵを使用しなくてもＰ Ｃの処理
速度を向上させることができるという効果を奏する。
第１図は本発明に係るＰＣの構成を示すブロック図、第
２図は本発明による処理手順を示すフローチャート、７
ｉＪ３図は本発明の実施例を示すブロック図、第４図は
従来のＰＣの構成を示すブロック図である。 ｌＯ；論理解読モジュール １１・人出力制御モジエール １２、通信制御モジュール １３ニジステムハス
２図は本発明による処理手順を示すフローチャート、７
ｉＪ３図は本発明の実施例を示すブロック図、第４図は
従来のＰＣの構成を示すブロック図である。 ｌＯ；論理解読モジュール １１・人出力制御モジエール １２、通信制御モジュール １３ニジステムハス
Claims (1)
- １、それぞれ機能ブロック毎に分割されＣＰＵにより制
御される論理解読モジュール、入出力制御モジュールお
よび通信制御モジュールとを備え、各モジュール間はシ
ステムバスを介してデータの授受を行なう構成を特徴と
するプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20527884A JPS6184706A (ja) | 1984-09-29 | 1984-09-29 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20527884A JPS6184706A (ja) | 1984-09-29 | 1984-09-29 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184706A true JPS6184706A (ja) | 1986-04-30 |
Family
ID=16504325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20527884A Pending JPS6184706A (ja) | 1984-09-29 | 1984-09-29 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013506911A (ja) * | 2009-09-30 | 2013-02-28 | ゼネラル・エレクトリック・カンパニイ | 多重プロセッサ式のプログラマブルロジックコントローラ及びこれを動作させるための方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164404A (en) * | 1980-05-23 | 1981-12-17 | Hitachi Ltd | Sequence controller |
-
1984
- 1984-09-29 JP JP20527884A patent/JPS6184706A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164404A (en) * | 1980-05-23 | 1981-12-17 | Hitachi Ltd | Sequence controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013506911A (ja) * | 2009-09-30 | 2013-02-28 | ゼネラル・エレクトリック・カンパニイ | 多重プロセッサ式のプログラマブルロジックコントローラ及びこれを動作させるための方法 |
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