JPS6238901A

JPS6238901A - プログラマブルコントロ−ラ

Info

Publication number: JPS6238901A
Application number: JP17773985A
Authority: JP
Inventors: Toru Shigeoka; 重岡　徹
Original assignee: Yaskawa Electric Manufacturing Co Ltd
Current assignee: Yaskawa Electric Corp
Priority date: 1985-08-14
Filing date: 1985-08-14
Publication date: 1987-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はプログラマフルコントローラ（以下、ＰＣと略
称する）に関する。

〔従来の技術〕

従来、ＰＣは、例えば第４図に示すように、ＣＰＵ１と
制御メモリ２と論理解読部３ａと論理メモリ３ｂと通信
制御部４と入出力制御部５ａと入出力状態メモリ５ｂで
構成され、ＰＣの動作を規定するプログラムか記憶され
ている制御メモリ２の内容により、（１）論理解読部３
ａが論理メモリ３ｂの内容を逐次、読出し、入出力状態
メモリ５ｂを参照しつつ、演算処理を行ない、演算結果
を入出力状態メモリ５ｂに格納し、　（２）入出力制御
部５ａが入出力状態メモリ５ｂｖ参照し、入出力ユニッ
ト６へ出力し、かつ入出力ユニット６から取り込んたデ
ータを入出力状態メモリ５ｂに格納し、（３）通信制御
部４が伝送路８を介して計算機などの外部機器９とデー
タの授を行なう３つの動作をサイクリックに行なってい
る。

〔発明か解決しようとする問題点〕

上述した従来のＰＣは、論理メモリ３ｂの容量か増大す
ると、ＰＣの処理速度か著しく低下し、また、論理メモ
リ３ｂの増設にも自ずと構造上、制限かあり、増設か容
易ではないという欠点かある。

本発明の目的は、容易に論理メモリの増設かでき、かつ
実装メモリサイズに依存せず高速処理か可能なＰＣを提
供することである。

（問題点を解決するための手段〕本発明のＰＣは、入出力ユニットを制御する入出力制御
部と、外部機器との通信処理を行なう通信制御部と、共
有メモリを有する入出力制御ユニットと、論理メモリと
論理解読部を有する論理解読ユニットであって、バスで
入出力制御ユニットおよび他の論理解読ユニットと相互
に接続され、論理解読部によって他の論理解読ユニット
の動作と独立に自身の論理メモリの内容を読出しで解読
し、解読結果を共有メモリへ書込み、また必要に応じて
共有メモリの内容をも参照する複数の論理解読ユニット
を有する。

〔作用〕したかっで、小容量の論理メモリを備えた各論理解読ユ
ニットか並行に論理解読を実行することにより、ＰＣの
処理時間か論理メモリの増設に伴なって増大することか
なくなる。

（実施例）次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のＰＣの一実施例を示すブロック図であ
る。

本実施例のＰＣは、共有メモリ１１１と通信制御部１１
２と入出力ユニットトライバ／レシーバ１１３で構成さ
れた入出力制御ユニット１１と、論理解読部１０１と論
理メモリ＋０２で構成された複数の論理解読ユニットＩ
Ｏ＋　、　＋０２　、・・・、ＩＯｎからなり、各ユニ
ット間はバス１５で相互に接続されでいる。

１つの論理解読ユニット（ま、他の論理解読ユニットの
動作とは独立に自身の論理メモリ１０２の内容を逐次、
読出し論理解読動作を行ない、解読結果をバス１５を介
して入出力制御ユニット１１の共有メモリ１１１へ書込
み、また、論理解読の必要に応じて共有メモリ１１１の
自身に割当てられた内容たけでなく、他の論理解読ユニ
ツトに割当てられた内容をも参照する。したかって、論
理解読結果および入力状態は全ての論理解読ユニット１
０１゜１０２、・・・、１０ｎか共有することかできる
。入出力制御ユニット１１は論理解読ユニットｌＱ＋　
、　＋０２　。

・・・、ＩＯｎの論理解読処理と並列に入出力ユニット
・トライバ／レシーバ１１３により入出力ユニット１３
のアクセスおよび通信制御部１１２により外部機器１２
との通信処理を行なう。

第２図は、論理解読ユニットＩＯ＋　、　＋０２　、・
・・。

ＩＯｎ間で入出力制御ユニット１１の共有メモリ１１１
をアクセスするための信号を示しでいる。共有メモリ争
奪のための制御信号は共有メモリアクセス要求信号ＲＥ
Ｑと許可信号ＧＲＡＮＴの２本のみて、共有メモリアク
セス要求信号ＲＥＱはワイヤードＯＲであり、許可信号
ＧＲＡＮＴは共有メモリアクセス要求信号ＲＥＱに対し
ての応答信号として入出力制御ユニット１１よります出
力され、物理的に最も近い論理解読ユニット１０１に入
力され、該論理解読ユニットＩＯ＋が要求をしていなけ
れば、許可信号ＧＲＡＮＴは次の論理解読ユニットへ出
力される。このようにして、要求をしている論理解読ユ
ニットへ共有メモリ１１１のアクセスか許可される。

第３図は、各論理解読ユニットＩＯ＋　、　＋０２　。

・・・、１０ｎ内に設けられ、許可信号ＧＲＡＮＴ（Ｉ
Ｎ）　７Ａ入力しで、入出力制御ユニット１１へ要求信
号ＲＥＱまたは次段の論理解読ユニットへ許可信号ＧＲ
ＡＮＴ（ＯＵＴ）を出力する回路の回路図である。

この回路は、入出力制御ユニット１１あるいは上流の論
理解読ユニ・ｙトから入力した許可信号ＧＲＡＮＴ　を
反転するインバータ２０と、デマルチプレクサ２４（Ｌ
ＳＩ３９）と、デマルチプレクサ２４の出力端矛盾の信
号を反転して許可信号ＧＲＡＮＴ　＠下流の論理解読ユ
ニットに出力するインバータ２６と、デマルチプレクサ
２４の出力端子Ｙｚ、Ｙ３の反転信号の論理和をとって
アックノリッジ信号ＡＣＫ　＠図示されでいない自身の
プロセッサへ返すオアゲート２７と、セレクタ２３（Ｌ
ＳＩ５１）と、共有メモリアクセス要求信号ＲＥＱ　％
反転するインバータ２１、インバータ２１の出力信号と
図示されていない自身のプロセッサから発生される共有
メモリアクセス要求信号ＲＥＱ　Ｉデータ入力とし、出
力かデマルチブレウサ２４の入力端子Ａ、Ｂおよびセレ
クタ２３の入力端子へ、Ｂに入力されるＤフリップフロ
・ンブ２２と、セレクタ２３の出力端子のの信号によっ
てＤ７１月ンランプツブ２２へのクロッ／７ＣＬＫを制
御するアントゲート２５と、Ｄフリップフロップ２２の
データ出力と共有メモリアクセス要求信号ＲＥＱを入力
して、メモリアクセス要求信号ＲＥＱ　Ｉ入出力制御ユ
ニット１１へ出力するナントゲート（オーブンコレクタ
）２８で構成されでいる。

次に、この回路の動作を説明する。

（１）自分か要求しでいない場合他の論理解読ユニットか要求信号ＲＥＱ　＠アクティブ
にしでおれば、Ｄフリップフロップ２２に要求かラッチ
される。その結果、セレクタ２３のデータ選択端子ＣＢ
Ａが°°００１“となり、一方、セレクタ２３の入力端
子Ｄ２か°゛１′′であるから、出力端子Ｗが“′Ｏ″
となってアントゲート２５によりＤフリップフロップ２
２へのクロ・ンクＣＬにが停止する。

したかって、この後、自身が要求信号ＲＥＱをアクティ
ブにしでもその要求は受は付けられない。上流の論理解
読ユニットか要求していなければ許可信号ＧＲＡＮＴか
返ってき、自身か要求していないため、デマルチプレク
サ２４の出力端矛盾よりインバータ２６ヲ介して下流の
論理解読ユニットへ許可信号ＧＲＡＮＴか出力される。

要求している論理解読ユニットによる共有メモリ１１１
のアクセスが完了すると、要求信号ＲＥＱかインアクテ
ィブになり、アシドゲート２５から再びクロック叶にか
出力され、Ｄフリップフロップ２２に新たな状態のラッ
チか可能となる。

（２）自分が要求した場合この場合は、他の論理解読ユニットの要求との優先度決
定となるが、優先順位は早い者勝ちとなる。また、同時
の場合は自分自身の要求を優先させる。これは下流に配
Ｈされた論理解読ユニットの優先順位か低く設定されで
いるためである。即ち、入出力制御ユニット１１に近く
配置された論理解読ユニット程、優先度か高い。一方、
自分が入出力制御ユニット１１に出力する要求信号ＲＥ
Ｇは内部の要求信号ＲＥＱが受は付けられて初めでアク
ティブになるため自身の要求を二重に受は付けることは
しない。

（２−１）自身の要求が先であった場合要求信号ＲＥＱ
がＤフリップフロップ２２にラッチされると、アントゲ
ート２５からのクロック叶にが停止し、この後に他の論
理解読ユニットからの要求かあっても受は付けない。上
流の論理解読ユニットから許可信号ＧＲＡＮＴか入力さ
れると、デマルチプレクサ２４の出力性かオアゲート２
７よりア・ンクノリッジ信号ＡＣにとして出力され、論
理解読ユニットは共有メモリ１１１のアクセスを開始す
る。

そしてアクセスか完了すると、要求信号ＲＥＱかインア
クティブになる。このとき、他の論理解読ユニットが要
求を出しでいれば、（１）の手順か繰り返される。

（２−２）自身の要求と他の論理解読ユニットの要求か
同時の場合Ｄノリツブフロップ２２に２つの要求がラッチされ、ア
ンドゲート２５からのクロ・ンク信号叶には停止し、状
態変化か受は付けられなくなる。

（１）要求信号ＲＥＱか下流からの場合許可信号ＧＲＡ
ＮＴが入力すると、デマルチプレクサ２４の出力石かオ
アゲート２７を通ってアックノリッジ信号ＡＣにとして
出力され、共有メモリ１１１のアクセスが゛開始される
。アクセスが完了すると、要求信号ＲＥＱをインアクテ
ィブにしてアントゲート２５からＤフリ・ｙプフロツブ
２２ヘクロツクＣＬＫが入力される。その結果、Ｄフリ
・ンブフロツプ２２の状態が変化し、デマルチプレクサ
２４の出力端子Ｊ、より許可信号ＧＲＡＮＴか下流の論
理解読ユニットへ出力される。

（ｉｉ）要求信号ＲＥＱか上流からの場合上流での共有
メモリ１１１へのアクセスか（ｉ）の手順で完了し、許
可信号ＧＲＡＮＴか入力する。デマルチプレクサ２４の
出力石によりオアゲート２７よりアックノリッジ信号Ａ
ＣＫか出力され、共有メモリ１１１のアクセスか行なわ
れる。アクセスか完了すると、要求信号ＲＥＱかインア
クティブになり、Ｄフリップノロツブ２２は新たな状態
を受は付けることか可能となる。

なお、第３図のデマルチプレクサ２４、インバータ２６
、オアゲート２７の部分の回路は、インバータ２０の出
力、Ｄフリップ７０・ｙプ２２のデマルチプレクサ２４
の入力端平日への出力をそれぞれ反転する２個のインバ
ータ（それぞれ、第１、第２のインバータと言う）と、
第１のインバータの出力とＤノリツブフロップ２２のデ
マルチプレクサ２４の入力端子Ｂへの出力を入力してア
ックノリッジ信号を出力するアントゲートと、第１、第
２のインバータの出力とＤフリップフロップ２２のデマ
ルチプレクサ２４の入力端子Ａへ出力を入力し許可信号
ＧＲＡＮＴ　Ｉ出力するナントゲートで構成しでもよい
。

〔発明の効果〕以上説明したように本発明は、小容量の論理メモリを備
えた論理解読ユニットを複数個、相互におよび入出力制
御装置と接続し、各論理解読ユニットか独立して論理メ
モリの解読および共有メモリへの書込みを行ない、入力
状態を共有することにより、処理時間かメモリサイズに
依存しない高速処理可能な大容量のＰＣが実現できる効
果かある。

【図面の簡単な説明】

第１図は本発明のＰＣの一実施例を示すブロック図、第
２図は第１図の入出力制御ユニット１１と論理解読ユニ
ットｌ（］＋　、　＋０２　、・・・、　ＩＯｎの間の
許可信号ＧＲＡＮＴと共有メモリアクセス要求信号ＲＥ
Ｑの授受関係を示す図、第３図は論理解読ユニットＩＯ
＋　、　＋０２　、・・・、　ＩＯｎの許可信号ＧＲＡ
ＮＴおよび共有メモリアクセス要求信号ＲＥＱを出力す
る回路の一例を示す回路図、第４図はＰＣの従来例を示
すブロック図である。ｌＱ＋　、　＋０２　、・・・、　ｌＱｎ・・・論理解
読ユニット、１１・・・入出力制御ユニット、１２・・
・外部機器、１３・・・入出力ユニット、　　１５・・
・バス、１０１・・・論理解読部、　　　＋０２・・・
論理メモリ、１１１・・・共有メモリ、　　　１１２・
・・通信制御部、１１３・・・入出力ユニットトライバ
／レシーバ、２０、２１．２６・・・インバータ、２２・・・Ｄフリップノロツブ、２３・・・セレクタ、
２４・・・デマルチプレクサ、　２５・・・アンドゲー
ト、２７・・・オアゲート、　　　　２８・・・ナント
ゲート、ＧＲＡＮＴ・・・許可信号、ＲＥＱ　・・・共有メモリアクセス要求信号、ＡＣに・
・・アックノリッジ信号。

Claims

【特許請求の範囲】入出力ユニットを制御する入出力制御部と、外部機器と
の通信処理を行なう通信制御部と、共有メモリを有する
入出力制御ユニットと、論理メモリと論理解読部を有する論理解読ユニットであ
って、バスで入出力制御ユニットおよび他の論理解読ユ
ニットと相互に接続され、論理解読部によって他の論理
解読ユニットの動作と独立に自身の論理メモリの内容を
読出して解読し、解読結果を共有メモリへ書込み、また
必要に応じて共有メモリの内容をも参照する複数の論理
解読ユニットを有するプログラマブルコントローラ。