JPH0736373A

JPH0736373A - プログラマブルコントローラ

Info

Publication number: JPH0736373A
Application number: JP17702693A
Authority: JP
Inventors: Koji Yoshida; 耕士吉田
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1993-07-16
Filing date: 1993-07-16
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】安価な構成でデュアルポートメモリと同等な
高速度でユニット間のデータ交換を行う。【構成】ＣＰＵユニット１１と周辺ユニット１２との
間のバス１３上にバスアービタ１４を介してシングルポ
ートメモリ１５を接続しており、両ユニット１１，１２
からシングルポートメモリ１５へのアクセスは、アクセ
ス中フラグ設定部１６におけるフラグの排他的な設定に
基づいて行う。つまり、ＣＰＵ側のフラグが“１”にセ
ットされていれば、かならず周辺側のフラグが“０”に
セットされており、その逆の場合はその反対にフラグが
セットされる。このため、各ユニットは、自ユニットに
対応したフラグに“１”をセットしにいき、そのフラグ
をリードして“１”がセットされていれば、シングルポ
ートメモリ１５にアクセスすることができ、アクセス終
了後はそのフラグを“０”にセットする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一バスで接続された
ＣＰＵユニットと周辺ユニットとの間で共有メモリを介
してデータ交換を行うようにしたプログラマブルコント
ローラ（以下、ＰＬＣという）に関する。

【０００２】

【従来の技術】従来のプログラマブルコントローラで
は、同一バスで接続されたＣＰＵユニットと周辺ユニッ
ト間のデータ交換は、シングルポートあるいはデュアル
ポートを用いて次に示すような方式で行っていた。

【０００３】（１）図１０に示すように、ＣＰＵユニッ
ト１と周辺ユニット２間のバス３にバスアービタ４を介
してデータ交換用の共有メモリとしてシングルポートメ
モリ５を接続し、両ユニット１，２から共有メモリ６へ
のアクセスはアクセス権フラグ６で制御する方式。

【０００４】つまり、図１１に示すように、アクセス権
フラグが自ユニット側にある場合には、シングルポート
メモリへアクセスを行い、自ユニット側の処理の終了後
にアクセス権フラグを相手側にユニットに渡すようにす
る。

【０００５】（２）図１２に示すように、ＣＰＵユニッ
ト１と周辺ユニット２間のバス３上にデータ交換用の共
有メモリとしてデュアルポートメモリ５´を設け、必要
な場合はアクセス権フラグ６によりアクセスの排他制御
を行う方式。

【０００６】

【発明が解決しようとする課題】ところで、上記（１）
の方式では、ＣＰＵユニットおよび周辺ユニットとも実
際に共有メモリにアクセスしている時間は処理中の一部
でしかなく、それ以外の例えばユーザプログラムの実行
や通信処理等を行っている間も共有メモリを占有してい
た。

【０００７】図１３に、上記（１）の方式による両ユニ
ットによる共有メモリの占有およびアクセス状態を示
す。

【０００８】この図では、斜線部分が共有メモリにアク
セスしている時間を示しており、斜線以外の部分が共有
メモリにアクセスせずユーザプログラムの実行等の他の
処理を行っているときに共有メモリを占有している時間
を示している。

【０００９】この図からも明らかなように、自ユニット
の処理が終了したときにアクセス権フラグを相手側ユニ
ットに渡した場合、その次に自ユニットが共有メモリに
アクセスできるのは、相手側ユニットが処理を終了して
からであるため、相手側ユニットが処理を行っている間
は共有メモリにアクセスできず、データ交換間隔を短く
できない、という問題がある。

【００１０】また、上記（２）の従来の方式の場合、バ
スの占有権などについて考慮することなく両ユニット側
からほとんど自由にアクセスできるため、アクセス間隔
が短くなるが、シングルポートメモリに較べてデュアル
ポートメモリの価格が高いため、コストアップにつなが
る、という問題がある。

【００１１】そこで、本発明はこのような問題に着目し
てなされたもので、安価な構成でデュアルポートメモリ
と同等な高速度でユニット間のデータ交換を行うことの
できるプログラマブルコントローラを提供することを目
的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、ユーザプログラムを実行
するＣＰＵユニットと周辺ユニット間のバスに共有メモ
リを接続し、ＣＰＵユニットまたは周辺ユニットが上記
バスの占有権を得て上記共有メモリへアクセスするよう
にしたプログラマブルコントローラにおいて、ＣＰＵユ
ニットから共有メモリへのアクセス中を示すフラグと、
周辺ユニットから共有メモリへのアクセス中を示すフラ
グとを有し、両フラグを排他的に設定するフラグ設定手
段と、上記フラグ設定手段によって排他的に設定された
フラグを参照して、アクセス中と設定されたフラグに対
応したＣＰＵユニットあるいは周辺ユニットに上記バス
の占有権を与えるバス制御手段とを具備し、ＣＰＵユニ
ットおよび周辺ユニットは、各々、共有メモリへアクセ
スする際に、フラグ設定手段の自ユニットに対応したフ
ラグにアクセス中と設定しにいきその後当該フラグを読
取り、当該フラグにアクセス中と設定されている場合に
は、バス制御手段の制御によってバスの占有権を得て共
有メモリへアクセスし、アクセス終了後に当該フラグを
非アクセス中に設定する、ことを特徴とする。

【００１３】請求項２記載の発明では、請求項１記載の
プログラマブルコントローラにおいて、ＣＰＵユニット
および周辺ユニットは、各々、共有メモリへアクセスす
る際に、フラグ設定手段の自ユニットに対応したフラグ
にアクセス中と設定しにいきその後両フラグを読取り、
両フラグに非アクセス中と設定されている場合には再度
自ユニットに対応したフラグにアクセス中と設定しにい
くようにする一方、自ユニットに対応したフラグにアク
セス中と設定されている場合にはバス制御手段の制御に
よってバスの占有権を得て共有メモリへアクセスし、ア
クセス終了後にそのフラグを非アクセス中に設定する、
ことを特徴とする。

【００１４】請求項３記載の発明では、請求項１記載の
プログラマブルコントローラにおいて、ＣＰＵユニット
および周辺ユニットは、各々、共有メモリへアクセスす
る際に、フラグ設定手段の自各ユニットに対応したフラ
グにアクセス中と設定しにいきその後両フラグを読取
り、相手ユニットに対応したフラグにアクセス中と設定
されている場合には再度自ユニットに対応したフラグに
アクセス中と設定しにいくようにする一方、自ユニット
に対応したフラグにアクセス中と設定されている場合に
はバス制御手段の制御によってバスの占有権を得て共有
メモリへアクセスし、アクセス終了後にそのフラグを非
アクセス中に設定する、ことを特徴とする。

【００１５】請求項４記載の発明では、ユーザプログラ
ムを実行するＣＰＵユニットと周辺ユニット間のバスに
共有メモリを接続し、ＣＰＵユニットまたは周辺ユニッ
トが上記バスの占有権を得て上記共有メモリへアクセス
するようにしたプログラマブルコントローラにおいて、
ＣＰＵユニットから共有メモリへのアクセス中を示すフ
ラグと、周辺ユニットから共有メモリへのアクセス中を
示すフラグとを有し、両フラグを排他的に設定するフラ
グ設定手段と、上記フラグ設定手段によって排他的に設
定されたフラグを参照して、アクセス中と設定されたフ
ラグに対応したＣＰＵユニットあるいは周辺ユニットに
上記バスの占有権を与えるバス制御手段とを具備し、ユ
ーザプログラム実行後は、ＣＰＵユニットで発生したイ
ベントデータを周辺ユニットへ送るため、ＣＰＵユニッ
トおよび周辺ユニットは、各々、共有メモリへアクセス
する際に、フラグ設定手段の自ユニットに対応したフラ
グにアクセス中と設定しにいきその後当該フラグを読取
り、当該フラグにアクセス中と設定されている場合に
は、バス制御手段の制御によって上記バスの占有権を得
て共有メモリへアクセスして上記イベントデータを交換
し、アクセス終了後に当該フラグを非アクセス中に設定
し、次いでサイクリックデータをＣＰＵユニットおよび
周辺ユニット間で交換するため、ＣＰＵユニットおよび
周辺ユニットは、各々、共有メモリへアクセスする際
に、フラグ設定手段の自ユニットに対応したフラグにア
クセス中と設定しにいきその後当該フラグを読取り、当
該フラグにアクセス中と設定されている場合には、バス
制御手段の制御によって上記バスの占有権を得て共有メ
モリへアクセスして上記サイクリックデータを交換し、
アクセス終了後に当該フラグを非アクセス中に設定し、
次いで周辺ユニットで発生したイベントデータをＣＰＵ
ユニットへ送るため、ＣＰＵユニットおよび周辺ユニッ
トは、各々、共有メモリへアクセスする際に、フラグ設
定手段の自ユニットに対応したフラグにアクセス中と設
定しにいきその後当該フラグを読取り、当該フラグにア
クセス中と設定されている場合には、バス制御手段の制
御によって上記バスの占有権を得て共有メモリへアクセ
スして上記イベントデータを交換し、アクセス終了後に
当該フラグを非アクセス中に設定する、ことを特徴とす
る。

【００１６】

【作用】請求項１記載の発明では、ＣＰＵユニットおよ
び周辺ユニットは、各々、共有メモリへアクセスする際
に、フラグ設定手段の自ユニットに対応したフラグにア
クセス中と設定しにいきその後当該フラグを読取る。そ
の際、各ユニットに対応したそれぞれのフラグは、排他
的に設定されているため同時にアクセス中を示すことは
ない。そして、当該フラグにアクセス中と設定されてい
る場合には、バス制御手段の制御によってバスの占有権
を得て共有メモリへアクセスし、アクセス終了後に当該
フラグを非アクセス中に設定する。

【００１７】請求項２記載の発明では、請求項１記載の
プログラマブルコントローラと同様に、ＣＰＵユニット
および周辺ユニットが、各々、共有メモリへアクセスす
る際にフラグ設定手段の自ユニットに対応したフラグに
アクセス中と設定しにいき両フラグを読取るが、両フラ
グに非アクセス中と設定されている場合、本発明では、
再度自ユニットに対応したフラグにアクセス中と設定し
にいくようにする。そして、自ユニットに対応したフラ
グにアクセス中と設定された場合には、バス制御手段の
制御によってバスの占有権を得て共有メモリへアクセス
し、アクセス終了後にそのフラグを非アクセス中に設定
する。

【００１８】請求項３記載の発明では、請求項１，２記
載のプログラマブルコントローラと同様に、ＣＰＵユニ
ットおよび周辺ユニットが、各々、共有メモリへアクセ
スする際にフラグ設定手段の自ユニットに対応したフラ
グにアクセス中と設定しにいき両フラグを読取るが、相
手ユニットに対応したフラグにアクセス中と設定されて
いる場合、本発明では、再度自ユニットに対応したフラ
グにアクセス中と設定しにいくようにする。そして、自
ユニットに対応したフラグにアクセス中と設定された場
合には、バス制御手段の制御によってバスの占有権を得
て共有メモリへアクセスし、アクセス終了後にそのフラ
グを非アクセス中に設定する。

【００１９】請求項４記載の発明では、ユーザプログラ
ム実行後は、ＣＰＵユニットおよび周辺ユニットが、各
々、共有メモリへアクセスする際に、フラグ設定手段の
自ユニットに対応したフラグにアクセス中と設定しにい
きその後当該フラグを読取り、当該フラグにアクセス中
と設定されている場合には、バス制御手段の制御によっ
て上記バスの占有権を得て共有メモリへアクセスしてＣ
ＰＵユニットから周辺ユニットへのイベントデータを交
換し、アクセス終了後に当該フラグを非アクセス中に設
定する。そして次に、ＣＰＵユニットおよび周辺ユニッ
トが、同様にしてバスの占有権を得て共有メモリへアク
セスしてＣＰＵユニットおよび周辺ユニット間のサイク
リックデータを交換し、アクセス終了後に当該フラグを
非アクセス中に設定する。そして最後に、ＣＰＵユニッ
トおよび周辺ユニットが、同様にしてバスの占有権を得
て共有メモリへアクセスして周辺ユニットからＣＰＵユ
ニットへのイベントデータを交換し、アクセス終了後に
当該フラグを非アクセス中に設定する。

【００２０】

【実施例】以下、本発明に係るＰＬＣの実施例を図面に
基づいて説明する。

【００２１】図１に、本発明に係る第１実施例のＰＬＣ
の構成を示す。

【００２２】本実施例では、ＣＰＵユニット１１のＣＰ
Ｕ側ＭＰＵ１１ａと周辺ユニット側１２の周辺側ＭＰＵ
１２ａとの間のバス１３上にバス制御手段としてのバス
アービタ１４と、このバスアービタ１４を介してバス１
３に接続されるデータ交換用の共有メモリとしてのシン
グルポートメモリ１５と、アクセス中フラグ設定部１６
とを有している。

【００２３】アクセス中フラグ設定部１６は、詳細は後
述するが、ＣＰＵ側ＭＰＵ１１ａあるいは周辺側ＭＰＵ
１２ａがシングルポートメモリ１５をアクセスしている
か否かを示すアクセス中フラグを各ユニットの分（本実
施例ではＣＰＵユニット１台と周辺ユニット１台分の２
つ。）だけ有しており、両フラグを排他的に設定、すな
わち同時にアクセス中を示さないように構成されてい
る。

【００２４】なお、この周辺ユニット１２の中には、通
常のリレー等のＩ／Ｏユニットや、Ａ／ＤおよびＤ／Ａ
変換や高速カウンタ、位置コントローラ、通信ユニット
等の高機能なユニット等のＣＰＵユニット以外のユニッ
トが含まれるものとする。

【００２５】図２に、アクセス中フラグ設定部１６にお
けるアクセス中フラグの設定状態を示す。

【００２６】アクセス中フラグは、上述の通り、ＣＰＵ
ユニット１１側がアクセス中であるか否かを示す１ビッ
トと、周辺ユニット１２側がアクセス中であるか否かを
示す１ビットとの２ビットから構成される。なお、周辺
ユニットが複数台あれば上述のようにそれに応じてビッ
トの数を増やす必要がある。

【００２７】そして、ここでは、各フラグに“１（オ
ン）”がセットされているときはアクセス中を示し、
“０（オフ）”がセットされているときは非アクセス
中、すなわちアクセスしていないことを示すものとす
る。

【００２８】つまり、アクセス中フラグ“００”によ
り、両ユニットの非アクセス中を示し、“１０”により
ＣＰＵユニット１１側のアクセス中を示し、“０１”に
より周辺ユニット１２側のアクセス中を示すことにな
る。

【００２９】そしてアクセス中フラグ“１１”の状態、
すなわち両アクセス中フラグが同時に“１”にセットさ
れないよう、アクセス中フラグ設定部３２に次に示すイ
ンターロック回路等を設けて“１１”の状態を禁止する
ようにしている。

【００３０】図３は、上記インターロック回路の一例を
示している。

【００３１】このインターロック回路１７は、図１では
図示してないがアクセスフラグ設定部３２内に設けられ
るもので、アクセス中フラグ“１１”の状態が起こらな
いよう排他制御を行うための回路である。周知なもので
あるが、簡単に説明しておく。

【００３２】このインターロック回路１７は、シングル
ポートメモリ１５へアクセスを行うユニットの数に合わ
せて、本実施例では、ＣＰＵユニット１１側および周辺
ユニット１２側の２つの入力Ｄ0 を有しており、各入力
Ｄ0 はリセット入力端Ｒ付きＤ−ＦＦ１７-1a 、１７-1
b に入力している。また、ＣＰＵユニット１１および周
辺ユニットからは、各々、Ｄ−ＦＦ１７-1a 、１７-1b
の入力Ｃへのクロック信号としてチップセレクト信号
（ＣＳ）またはライト信号（ＷＲ）がオアゲート１７-2
a 、１７-2b を介して入力するようになっている。

【００３３】そして、Ｄ−ＦＦ１７-1a 、１７-1b の各
出力Ｑを、各々、そのままＣＰＵユニット１１側、周辺
ユニット１２側のアクセス中フラグとしていると共に、
インバータ１７-3a ，１７-3b を介しＤ−ＦＦ１７-1b
、１７-1a の反転入力であるリセット入力端Ｒに入力
するようにしている。

【００３４】このため、ＣＰＵユニット１１側のＤ−Ｆ
Ｆ１７-1a の出力Ｑに“１”が出力している場合には、
インバータ１７-3a を介して反転され、さらにリセット
入力端Ｒで反転されて“１”となって周辺ユニット側の
Ｄ−ＦＦ１７-1b にインターロックがかかり、このＤ−
ＦＦ１７-1b に入力Ｄ0 とライト信号（ＷＲ）が入力し
ている場合でも、その出力Ｑに“１”を出力せずに、以
前の状態を保持するように作動する。この逆の場合に同
じことが同様なことが言え、Ｄ−ＦＦ１７-1a、１７-1b
の各出力Ｑである両アクセス中フラグは排他的に設定
されることになる。

【００３５】次に、このように構成されたＰＬＣの処理
を説明する。

【００３６】図４に、請求項１および請求項２記載の発
明に係るＰＬＣにおけるユニット側からシングルポート
メモリへのアクセス手順を示す。ここでは、図１におい
てＣＰＵ側ＭＰＵ１１ａがシングルポートメモリ１５へ
アクセスする場合の手順を示している。

【００３７】まず、ＣＰＵ側ＭＰＵ１１ａがシングルポ
ートメモリ１５へアクセスしようとする場合、アクセス
中フラグ設定部１６へ自ユニットに対応したアクセス中
フラグに“１”をライトしにいき（ステップ１００）、
続いて２つのアクセス中フラグをリードして（ステップ
１１０）、これらアクセス中フラグの状態を判断する
（ステップ１２０）。

【００３８】ここで、アクセス中フラグが“０１”の場
合には、周辺ユニット１２側のアクセス中フラグに
“１”がセットされ、周辺ユニット１２がシングルポー
トメモリをアクセスしていることを示しているため、シ
ングルポートメモリ１５へのアクセスは行わず、アクセ
ス処理を終了して、次のアクセスの機会までアクセスを
延期するようにする。

【００３９】一方、アクセス中フラグが“１０”の場合
には、ＣＰＵユニット１１側のアクセス中フラグに
“１”がセットされたため、バスアービタ１４の制御に
よってバス３の占有権を得てシングルポートメモリ１５
へアクセスし（ステップ１３０）、そのアクセスが終了
したらＣＰＵユニット１１側のアクセス中フラグに
“０”をライトして（ステップ１４０）、アクセス処理
を終了する。

【００４０】さらに、アクセス中フラグが“００”の場
合には、何らかの事情、例えばノイズや周辺側ＭＰＵ２
１からも同時にアクセスがあってフラグの設定にインタ
ーロックがかかった場合等であるため、再度“１”のラ
イトを行ってここまでの処理を繰り返す（ステップ１０
０〜１２０）。

【００４１】このため、アクセス中フラグが“００”の
場合、すなわちアクセス可能な状態にあるのに、何らか
の事情によってアクセス中フラグがセットされない場合
には、すぐにアクセス中フラグの再ライトにいくため、
データの転送性が向上する。

【００４２】なお、これと同様にして、周辺ユニット１
２側もシングルポートメモリ１５へのアクセスを行い、
この場合には、アクセス中フラグが“０１”のときアク
セスを行うことになる。

【００４３】図５に、アクセス中フラグを使用してアク
セス管理を行った場合のシングルポートメモリの占有時
間を示す。

【００４４】この図で両ユニットがシングルポートメモ
リを占有している時間、すなわち図上斜線で示された部
分は、図１３に示す従来の場合のシングルポートメモリ
の占有時間と比較すれば明らかなように、本実施例の方
が短く、空き時間があくことになり、両ユニット側から
のアクセス頻度が高くても、アクセスの衝突する確率の
低いことが分かる。

【００４５】従って、本実施例によれば、図５からも明
らかなように、両ユニットが共有メモリであるシングル
ポートメモリを占有している時間は、両ユニットが各々
共有メモリにアクセスしている時間だけとなるため、共
有メモリを安価なシングルポートメモリで構成した場合
でも、デュアルポートメモリの場合と同等な高速度でユ
ニット間のデータ交換を行うことができることになる。

【００４６】次に、請求項３記載の発明に係るＰＬＣの
実施例（以下、第２実施例という）を説明する。

【００４７】第２実施例は、上記第１実施例のＰＬＣと
構成が同じで、各ユニット側からシングルポートメモリ
へのアクセス手順の一部のみが異なるため、構成の説明
は省略して、本実施例での図１を用い、そのアクセス手
順のみを説明する。

【００４８】図６に、本実施例におけるユニット側から
シングルポートメモリへのアクセス手順を示す。ここで
は、図４と同様、ＣＰＵ側ＭＰＵがシングルポートメモ
リへアクセスする場合の手順を示している。図４に示す
第１実施例の場合と異なる点のみを説明する。

【００４９】この第２実施例では、アクセス中フラグの
状態を判断した際に（ステップ２２０）、アクセス中フ
ラグが“０１”、すなわち相手側である周辺側ＭＰＵ１
２ａがシングルポートメモリへアクセスしている場合に
は、第１実施例の場合のようにアクセス処理を終了して
次のアクセスの機会まで待つのではなく、アクセス中フ
ラグが“００”の場合と同様にＣＰＵユニット１１側の
アクセス中フラグに“１”がセットされて、ＣＰＵ側Ｍ
ＰＵ１１ａがシングルポートメモリへアクセスできるよ
うになるまで再度アクセス中フラグに“１”のライト処
理からここまでの処理を繰り返すようにする（ステップ
２００〜２２０）。

【００５０】そして、以上のようなことを繰返す等し
て、アクセス中フラグが“１０”にセットされた場合、
図１に示すように、ＣＰＵ側ＭＰＵ１１ａはバスアービ
タ１４の制御によってバス３の占有権を得てシングルポ
ートメモリ１５へのアクセスを行い（ステップ２３
０）、アクセス終了後はその“１“のセットされたアク
セス中フラグに“０”をライトするように動作する。

【００５１】なお、これと同様にして、周辺ユニット１
２側もシングルポートメモリ１５へアクセスを行う際に
は、アクセス中フラグが“０１”になるまで繰り返して
自ユニット１２に対応したアクセス中フラグに“１”を
ライトしにいくようにして、シングルポートメモリ１５
へのアクセスを行うようにする。

【００５２】従って、この実施例によれば、上記第１実
施例と同様にデュアルポートメモリの場合と同等な高速
度でユニット間のデータ交換を行うとができると共に、
周辺ユニット１２がシングルポートメモリ１５にアクセ
スしている最中に、ＣＰＵユニット１１がシングルポー
トメモリ１５へアクセスした場合、上記第１実施例のよ
うに次のアクセスの機会までアクセスを延期せずに、周
辺ユニット１２のアクセス終了後直ぐにシングルポート
メモリ１５にアクセスできる。このため、タイムロスが
なくなり、素早く送る必要のあるデータ交換の場合に非
常に有効となる。

【００５３】次に、請求項４記載の発明に係るＰＬＣの
実施例（以下、第３実施例という）を説明する。

【００５４】この第３実施例に係るＰＬＣは、周辺ユニ
ットとして通信ユニットを有しており、このＣＰＵユニ
ットと通信ユニット間でシングルポートメモリを介して
データ交換を行う場合のＰＬＣにおける処理手順に特徴
がある。

【００５５】図７に、この第３実施例に係るＰＬＣの構
成を示す。

【００５６】各ＰＬＣ２０，３０は、ＣＰＵユニット２
１，３１および周辺ユニットとして通信ユニット２２，
３２を各々有しており、各ＰＬＣ２０，３０内でのサイ
クリック処理およびイベント処理を行い、その処理デー
タをＰＬＣ２０，３０間で交換するように構成されてい
る。

【００５７】そして、ここでは図示してないが、各ＰＬ
Ｃ２０，３０においては、ＣＰＵユニット２１，３１と
通信ユニット２２，３２との間のバス２３，３３に、各
々、図１に示す第１実施例のものと同様なシングルポー
トメモリ、バスアービタおよびアクセス中フラグ設定部
が設けられているものとする。

【００５８】なお、サイクリック処理とは、一定間隔で
予め決められたエリアのデータ（以下、サイクリックデ
ータという）の交換を行う処理をいい、イベント処理と
は、ＣＰＵユニットや周辺ユニットからの要求により非
定期的に行われる比較的大量のデータ（以下、イベント
データという）の交換処理をいう。

【００５９】図８に、本実施例におけるシングルポート
メモリのエリア構成を示す。

【００６０】このシングルポートメモリのエリア５０に
は、サイクリックデータ格納用のサイクリックエリア５
１と、イベントデータ格納用のイベントエリア５２とが
設けられている。イベントエリア５２は、さらに、ＣＰ
Ｕユニットから通信ユニットへのイベントデータ格納用
のエリア５２ａと、通信ユニットからＣＰＵユニットへ
のイベントデータ格納用のエリア５２ｂと、いうように
１つのメモリ上にデータ転送の方向別にイベントエリア
が割り当てられている。

【００６１】次に、このように構成された本実施例にお
けるＰＬＣにおける処理を説明する。

【００６２】ＰＬＣにおける処理は、通常、プログラム
の実行処理と、サイクリック処理およびイベント処理か
らなる入出力処理とから構成されている。

【００６３】ここで、イベント処理の手順を簡単に説明
する。

【００６４】このイベント処理も、アクセス中フラグの
排他的な設定により、ＣＰＵユニットまたは通信ユニッ
トが各シングルポートメモリへのアクセス権を得てイベ
ントデータを取り込むことによって行っている。

【００６５】ところで、イベント処理では、イベントデ
ータを受け取った側のユニットがイベントデータの発行
側のユニットに対して応答を返すことになっており、こ
の応答も共有メモリであるシングルポートメモリ上のイ
ベントエリアを介して、データの場合と同様に転送方向
別のエリアを使用することによって行う。

【００６６】つまり、例えば図７においてＰＬＣ２０の
ＣＰＵユニット２１がイベントデータを通信ユニット２
２を介してＰＬＣ３０へ送信する場合には、イベントデ
ータの発行側と受信側との間に通信が介在しているた
め、イベント処理の応答が“通信ユニット２２→通信ユ
ニット３２→ＣＰＵユニット３１→通信ユニット３２→
通信ユニット２２”という経路を経てＣＰＵユニット２
１へ帰ってくる。したがって、この場合には応答が帰っ
てくるのに時間がかかる。

【００６７】一方、例えば通信ユニット２２からＣＰＵ
ユニット２１へのイベントデータ転送の場合には、“通
信ユニット２２→ＣＰＵユニット２１→通信ユニット２
２”という経路で直ぐに通信ユニット２２へ応答が返っ
てくる。

【００６８】したがって、通信ユニット２１からＣＰＵ
ユニット２２へのイベント処理の場合には、ＣＰＵユニ
ット２１から通信ユニット２２への応答が直ぐにシング
ルポートメモリのイベントエリア５２ａに帰ってきてし
まうので、通信ユニット２２が他の処理を行っていたり
また性能等の点から当該イベントエリア５２ａの応答を
直ぐに取り込めないことが多い。

【００６９】このため、通信ユニット２２がその応答を
取り込むまで、ＣＰＵユニット２１が自ユニットで発生
したイベントデータの転送を行おうとしても、そのイベ
ントエリア５２ａが空いていなくイベント処理を行えな
い場合が有り得る。このようなことは、ＣＰＵユニット
の相手が通信ユニットの場合だけでなく、Ｉ／Ｏユニッ
ト等の周辺ユニットにおけるイベント処理の場合にも起
こり得る。

【００７０】よって、本実施例では、イベント処理が行
えなくなる可能性を小さくするため、次のような手順で
ＰＬＣがイベント処理を含めた処理を行うようにする。

【００７１】図９に、本実施例に係るＰＬＣにおける処
理手順を示す。

【００７２】本実施例に係るＰＬＣでは、ユーザプログ
ラムを実行して（ステップ３００）、そのプログラム実
行処理が終了すると、ＣＰＵユニットから通信ユニット
へのイベント処理をシングルポートメモリを介して上記
第１実施例と同様に行い（ステップ３１０）、次いでサ
イクリック処理もシングルポートメモリを介して上記第
１実施例と同様に行って（ステップ３２０）、最後に通
信ユニットからＣＰＵユニットへのイベント処理をシン
グルポートメモリを介して上記第１実施例と同様に行う
（ステップ３３０）、という処理を繰り返すようにす
る。

【００７３】従って、この第３実施例では、このように
イベント処理の間にサイクリック処理を挟むような形で
行い、しかもＣＰＵユニットから通信ユニットへのイベ
ント処理をユーザプログラムの実行の次に行い、その後
にサイクリック処理を介して通信ユニットからＣＰＵユ
ニットへのイベント処理を行うという順にしたため、以
下に示すような理由でイベント処理を効率良く実行でき
る。

【００７４】（１）イベント処理の間に各々ユーザプロ
グラム実行処理（ステップ３００）とサイクリック処理
（ステップ３２０）とを介在させて時間間隔を持たせた
ため、当該通信ユニットからＣＰＵユニットへのイベン
ト処理（ステップ３３０）によりシングルポートメモリ
上のＣＰＵユニットから通信ユニットへのイベントエリ
ア５２ａに帰ってきたＣＰＵユニットからの応答を、ユ
ーザプログラム処理（ステップ３００）の間に通信ユニ
ットが取り込むことができ、次のＣＰＵユニットから通
信ユニットへのイベント処理時（ステップ３１０）に
は、そのイベントエリア４２ａの空く可能性が高くな
る。

【００７５】（２）図９とは異なり、ユーザプログラム
の実行後、通信ユニットからＣＰＵユニットへのイベン
ト処理（ステップ３３０）を、ＣＰＵユニットから通信
ユニットへのイベント処理（ステップ３１０）の先に行
うこととすると、通信ユニットからＣＰＵユニットへの
イベント処理時には、すぐにＣＰＵからそのイベント処
理の応答がＣＰＵユニットから通信ユニットへのイベン
トエリア５２ａに帰ってくることになる。そのため、通
信ユニットは、図８において両方向のイベントエリア５
２ａ，５２ｂの処理が可能となり、サイクリック処理を
介して次にＣＰＵユニット側が通信ユニットへイベント
処理をしようとした場合に、通信ユニットがシングルポ
ートメモリへアクセス中のために、ＣＰＵユニット側が
シングルポートメモリへアクセスできない可能性が高く
なる。しかし、本実施例によれば、ユーザプログラムの
実行後は、図９に示すように、ＣＰＵユニットから通信
ユニットへのイベント処理（ステップ３１０）を通信ユ
ニットからＣＰＵユニットへのイベント処理（ステップ
３３０）の前に行い、その後ユーザプログラムの実行処
理（ステップ３００）を介してＣＰＵユニットから通信
ユニットへのイベント処理（ステップ３１０）を行うよ
うにしているため、ＣＰＵユニット側がシングルポート
メモリへアクセスできなくなる可能性が極めて低くな
る。

【００７６】

【発明の効果】以上説明したように、請求項１記載の発
明では、ユニット間に共有メモリを設け、各ユニットが
共有メモリへアクセスする際には、排他的に設定された
自ユニットに対応したフラグにアクセスしにいき、当該
フラグにアクセス中と設定されている場合のみバスの占
有権を得てアクセスするようにしたため、両ユニットが
共有メモリを占有している時間は、共有メモリにアクセ
スしている時間だけとなり、安価な構成でデュアルポー
トメモリの場合と同等な高速度でユニット間のデータ交
換を行うことができる。

【００７７】また、請求項２記載の発明では、請求項１
記載の発明と同様の効果が得られると共に、アクセス中
フラグを読み取った際に両方のフラグに非アクセス中と
設定されている場合、再度自ユニットに対応したフラグ
にアクセス中と設定しにいくようにしたため、両ユニッ
トから同時にアクセスしにいってアクセス中と設定でき
なかった場合でも直ぐアクセスを行うことができる。

【００７８】また、請求項３記載の発明では、請求項１
記載の発明と同様の効果が得られると共に、アクセス中
フラグを読み取った際に他のユニットに対応したフラグ
にアクセス中と設定されている場合、再度自ユニットに
対応したフラグにアクセス中と設定しにいくようにした
ため、他のユニットがアクセスを終了した後直ぐにアク
セス中フラグを設定して、共有メモリへアクセスするこ
とができ、素早く送る必要のあるデータ交換の場合に非
常に有効となる。

【００７９】また、請求項４記載の発明では、ＰＬＣに
おける処理手順を、ユーザプログラム実行後、まずＣＰ
Ｕユニットから周辺ユニットへのイベント処理を行い、
次いでサイクリックデータをＣＰＵユニットおよび周辺
ユニット間で交換し、次いで周辺ユニットからＣＰＵユ
ニットへのイベント処理の順で行うようにし、かつ、各
処理では、各ユニットが共有メモリへアクセスする際に
は、排他的に設定された自ユニットに対応したフラグに
アクセスしにいき、当該フラグにアクセス中と設定され
ている場合のみバスの占有権を得てアクセスするように
したため、イベント処理の間に時間間隔があき、共有メ
モリ上のイベントエリアに空きの起こる確率が高くな
り、イベント処理を効率良く実行できる。

【図面の簡単な説明】

【図１】本発明に係るＰＬＣの構成を示すブロック図。

【図２】アクセス中フラグの設定状態を示す説明図。

【図３】インターロック回路の構成の一例を示すブロッ
ク図。

【図４】第１実施例に係るＰＬＣにおけるユニット側か
らシングルポートメモリへのアクセス手順を示すフロー
チャート。

【図５】第１実施例に係るＰＬＣにおけるシングルポー
トメモリの占有時間を示す説明図。

【図６】第２実施例に係るＰＬＣにおけるユニット側か
らシングルポートメモリへのアクセス手順を示す説明
図。

【図７】第３実施例に係るＰＬＣの構成を示すブロック
図。

【図８】第３実施例に係るＰＬＣにおけるシングルポー
トメモリのエリア構成を示す説明図。

【図９】第３実施例に係るＰＬＣにおける処理手順を示
すフローチャート。

【図１０】シングルポートメモリを使用した従来方式の
一例を示すブロック図。

【図１１】図１０に示す従来方式による場合の手順を示
すフローチャート。

【図１２】デュアルポートメモリを使用した従来方式の
他の例を示すブロック図。

【図１３】図１０に示す従来方式によるシングルポート
メモリの占有状態等を示す説明図。

【符号の説明】

１１ＣＰＵユニット１１ａＣＰＵ側ＭＰＵ１２周辺ユニット１２ａ周辺側ＭＰＵ１３バス１４バスアービタ（バス制御手段）１５シングルポートメモリ（共有メモリ）１６アクセス中フラグ設定部２０ＰＬＣ２１ＣＰＵユニット２２通信ユニット（周辺ユニット）３０ＰＬＣ３１ＣＰＵユニット３２通信ユニット（周辺ユニット）

Claims

【特許請求の範囲】

【請求項１】ユーザプログラムを実行するＣＰＵユニ
ットと周辺ユニット間のバスに共有メモリを接続し、Ｃ
ＰＵユニットまたは周辺ユニットが上記バスの占有権を
得て上記共有メモリへアクセスするようにしたプログラ
マブルコントローラにおいて、ＣＰＵユニットから共有メモリへのアクセス中を示すフ
ラグと、周辺ユニットから共有メモリへのアクセス中を
示すフラグとを有し、両フラグを排他的に設定するフラ
グ設定手段と、上記フラグ設定手段によって排他的に設定されたフラグ
を参照して、アクセス中と設定されたフラグに対応した
ＣＰＵユニットあるいは周辺ユニットに上記バスの占有
権を与えるバス制御手段とを具備し、ＣＰＵユニットおよび周辺ユニットは、各々、共有メモ
リへアクセスする際に、フラグ設定手段の自ユニットに
対応したフラグにアクセス中と設定しにいきその後当該
フラグを読取り、当該フラグにアクセス中と設定されて
いる場合には、バス制御手段の制御によって上記バスの
占有権を得て共有メモリへアクセスし、アクセス終了後
に当該フラグを非アクセス中に設定する、ことを特徴とするプログラマブルコントローラ。
【請求項２】ＣＰＵユニットおよび周辺ユニットは、
各々、共有メモリへアクセスする際に、フラグ設定手段
の自ユニットに対応したフラグにアクセス中と設定しに
いきその後両フラグを読取り、両フラグに非アクセス中
と設定されている場合には再度自ユニットに対応したフ
ラグにアクセス中と設定しにいくようにする一方、自ユ
ニットに対応したフラグにアクセス中と設定されている
場合にはバス制御手段の制御によってバスの占有権を得
て共有メモリへアクセスし、アクセス終了後にそのフラ
グを非アクセス中に設定する、ことを特徴とする請求項１記載のプログラマブルコント
ローラ。
【請求項３】ＣＰＵユニットおよび周辺ユニットは、
各々、共有メモリへアクセスする際に、フラグ設定手段
の自各ユニットに対応したフラグにアクセス中と設定し
にいきその後両フラグを読取り、相手ユニットに対応し
たフラグにアクセス中と設定されている場合には再度自
ユニットに対応したフラグにアクセス中と設定しにいく
ようにする一方、自ユニットに対応したフラグにアクセ
ス中と設定されている場合にはバス制御手段の制御によ
ってユニットと共有メモリ間のバスの占有権を得て共有
メモリへアクセスし、アクセス終了後にそのフラグを非
アクセス中に設定する、ことを特徴とする請求項１記載のプログラマブルコント
ローラ。
【請求項４】ユーザプログラムを実行するＣＰＵユニ
ットと周辺ユニット間のバスに共有メモリを接続し、Ｃ
ＰＵユニットまたは周辺ユニットが上記バスの占有権を
得て上記共有メモリへアクセスするようにしたプログラ
マブルコントローラにおいて、ＣＰＵユニットから共有メモリへのアクセス中を示すフ
ラグと、周辺ユニットから共有メモリへのアクセス中を
示すフラグとを有し、両フラグを排他的に設定するフラ
グ設定手段と、上記フラグ設定手段によって排他的に設定されたフラグ
を参照して、アクセス中と設定されたフラグに対応した
ＣＰＵユニットあるいは周辺ユニットに上記バスの占有
権を与えるバス制御手段とを具備し、ユーザプログラム実行後は、ＣＰＵユニットで発生したイベントデータを周辺ユニッ
トへ送るため、ＣＰＵユニットおよび周辺ユニットは、
各々、共有メモリへアクセスする際に、フラグ設定手段
の自ユニットに対応したフラグにアクセス中と設定しに
いきその後当該フラグを読取り、当該フラグにアクセス
中と設定されている場合には、バス制御手段の制御によ
って上記バスの占有権を得て共有メモリへアクセスして
上記イベントデータを交換し、アクセス終了後に当該フ
ラグを非アクセス中に設定し、次いでサイクリックデータをＣＰＵユニットおよび周辺
ユニット間で交換するため、ＣＰＵユニットおよび周辺
ユニットは、各々、共有メモリへアクセスする際に、フ
ラグ設定手段の自ユニットに対応したフラグにアクセス
中と設定しにいきその後当該フラグを読取り、当該フラ
グにアクセス中と設定されている場合には、バス制御手
段の制御によって上記バスの占有権を得て共有メモリへ
アクセスして上記サイクリックデータを交換し、アクセ
ス終了後に当該フラグを非アクセス中に設定し、次いで周辺ユニットで発生したイベントデータをＣＰＵ
ユニットへ送るため、ＣＰＵユニットおよび周辺ユニッ
トは、各々、共有メモリへアクセスする際に、フラグ設
定手段の自ユニットに対応したフラグにアクセス中と設
定しにいきその後当該フラグを読取り、当該フラグにア
クセス中と設定されている場合には、バス制御手段の制
御によって上記バスの占有権を得て共有メモリへアクセ
スして上記イベントデータを交換し、アクセス終了後に
当該フラグを非アクセス中に設定する、ことを特徴とするプログラマブルコントローラ。