JP3367736B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シーケンスプログラム
の実行に用いるプログラマブルコントローラに関するも
のである。

【０００２】

【従来の技術】図１０は従来のプログラマブルコントロ
ーラの構成を示すブロック図である。この図において、
ＣＰＵ装置１０は、マイクロプロセッサユニット（ＭＰ
Ｕ）１１、シーケンスプログラム１２、オペレーティン
グシステム（ＯＳ）１３、入出力（Ｉ／Ｏ）インタフェ
イス回路１４を有している。

【０００３】ＣＰＵ装置１０はＩ／Ｏバス１９によりＩ
／Ｏ装置２０に接続されている。このＩ／Ｏ装置２０
は、Ｉ／Ｏ制御回路２９及び入出力データメモリ２４を
有する複数のＩ／Ｏ部２１Ａ，２１Ｂ，…から成ってい
る。そして、ＭＰＵ１１はアクセス信号３３をＩ／Ｏイ
ンタフェイス回路１４に出力することにより、Ｉ／Ｏバ
ス１９を介してＩ／Ｏ部２１Ａ，２１Ｂ，…に対してア
クセスを行うことができる。

【０００４】図１１はＣＰＵ装置１０の一連の処理内容
を示すフローチャートである。ＣＰＵ装置１０は、ステ
ップ１〜４までの１スキャンの処理をステップ５で終了
と判別するまで繰り返し行う。そして、Ｉ／Ｏバス１９
が使用されるのは、ステップ２，４の入力処理及び出力
処理を行うときだけである。

【０００５】図１２は、ＣＰＵ装置１０と各Ｉ／Ｏ部２
１Ａ，２１Ｂ，２１Ｃとの間でデータのやり取りを行う
場合のイメージを示す説明図である。例えば、ＣＰＵ装
置１０はＩ／Ｏ部２１Ｃのメモリ２４Ｃからデータを入
力し、これをそのままＩ／Ｏ部２１Ｂのメモリ２４Ｂに
出力する。あるいは、Ｉ／Ｏ部２１Ａのメモリ２４Ａか
らデータを入力し、これを反転させてＩ／Ｏ部２１Ｂの
メモリ２４Ｂに出力する。このように、或るＩ／Ｏ部か
ら他のＩ／Ｏ部にデータを移動する場合、データをその
まま転送するにせよ、あるいは反転等の加工を行った後
に転送を行うにせよ、いずれの場合にもＣＰＵ装置１０
を経由するようになっていた。

【０００６】図１３は従来のプログラマブルコントロー
ラを用いて被制御機器の位置決め制御を行う場合のブロ
ック構成図である。この図におけるＩ／Ｏ装置２０は、
位置決めユニット（ＭＣ）５０や位置検出信号入力ユニ
ット（ＰＩ）６０などのＩ／Ｏ部と、他のＩ／Ｏ部７０
とから構成されている。

【０００７】そして、ＭＣ５０はＣＰＵ装置１０からの
動作指令４１を入力すると、ドライバ８０を介してモー
タ８１の駆動制御を行なう。これにより、ギヤ８２を介
してアクチュエータ８４を所定量だけ移動させることが
できる。このような制御を終えると、ＭＣ５０は動作完
了信号４２をＣＰＵ装置１０に出力する。

【０００８】本来ならば、ＣＰＵ装置がＭＣ５０からこ
の動作完了信号４２を入力した時点で位置決め制御のシ
ーケンスプログラムを終了させてもよいはずである。し
かし、アクチュエータ８４が、常にＭＣ５０の位置決め
指令どおり移動するとは限らないため、ＰＩ６０はエン
コーダ８３からのパルス信号を入力し、これに基いて動
作位置データ４３をＣＰＵ装置１０に出力する。

【０００９】そして、ＣＰＵ装置１０は、ＰＩ６０から
の動作位置データ４３と、ＭＣ５０からの指令位置デー
タとを比較し、両者が一致するか否かを判別している。
図１４は、上述した位置決め制御のシーケンスプログラ
ム例を示すフローチャートである。この図に示すよう
に、本来ならばステップ１，２，３のみで終了させるべ
きはずのものに、ステップ４，５，６が追加された形と
なり、プログラム量の増大を招く結果となっている。

【００１０】図１５は従来のプロクセラマブルコントロ
ーラを用いてスイッチの動作状態を表示する場合のブロ
ック構成図である。この図におけるＩ／Ｏ装置２０は、
ディジタル入力ユニット（ＤＩ）７１やディジタル出力
ユニット（ＤＯ）７２などのＩ／Ｏ部と、他のＩ／Ｏ部
７０とから構成されている。

【００１１】そして、スイッチ８６のいずれかの接点が
オンされると、オン接点検出信号としてのディジタル入
力データ７３がＤＩ７１からＣＰＵ装置１０に送られ、
次いで、表示指令信号としてのディジタル出力データ７
４がＣＰＵ装置１０からＤＯ７２へ送られる。これによ
り、表示器８７の複数の表示灯のうちオン接点に対応す
るものが表示動作を行う。このように、スイッチ８６の
接点のうちどの接点が動作したのかを表示器８７により
表示するという比較的単純な制御においても、ＣＰＵ装
置１０がその役割を担っていた。

【００１２】ところで、図１３におけるＣＰＵ装置１０
はＭＣ５０に動作指令４１を出力する際に、位置決め情
報も出力している。この位置決め情報は、ＭＣ５０が持
っているパラメータの番号をＣＰＵ装置１０が指定する
ことにより与えられる。すなわち、ＭＣ５０は、図１６
に示すように、「動作速度」、「位置決め指令位置」等
の所定のパラメータのレベル毎に番号が付されたテーブ
ルを有しており、ＣＰＵ装置１０は種々の条件を考慮し
て、この番号を選択するようになっている。

【００１３】しかし、図１６のテーブルにより与えられ
ている各パラメータの数値は「指令単位」を用いて表わ
されているので、ＭＣ５０は、これを「パルス数」に変
換してドライバ８０に出力している。そして、ＰＩ６０
からＣＰＵ装置１０に出力される動作位置データ４３も
「パルス数」を単位とするものである。

【００１４】したがって、ＣＰＵ装置１０は、ＰＩ６０
からの動作位置データ４３が指令位置データと一致して
いるかどうかを判別するために、この動作位置データ４
３の単位を再び「パルス数」から「指令単位」に変換す
るか、あるいは、指令位置データの単位を「指令単位」
から「パルス数」に変換する必要がある。

【００１５】図１７は、図１３の構成による制御内容を
ラダーダイアグラムを用いて表したプログラム説明図で
ある。この図１７についての内容を簡単に説明すると、
まず、最初の段では、ＭＣ５０内にある出力済みパルス
数に相当する指令単位をＣＰＵ装置１０が読取ることを
示している。そして、次の段では、読取ったＭＣ指令値
をパルス単位に変換し、さらに次の段では、この変換し
たＭＣ指令値のパルス数を、ＰＩ６０からの動作位置デ
ータと比較することを示している。最後の段では、種々
の条件が成立した後、動作指令が出力されると共に、こ
の動作指令が自己保持され、ＭＣ５０がパルスの出力を
終えると、位置決めが完了することを示している。この
シーケンスプログラムは約７０ステップから成る複雑な
内容のものとなっている。

【００１６】

【発明が解決しようとする課題】上記したように、従来
のプログラマブルコントローラでは、殆んどのデータ処
理にＣＰＵ装置１０すなわちＭＰＵ１１が関与している
ため、シーケンスプログラムが複雑化すると共にＭＰＵ
１１の負担が大きくなり、高速の処理を行うことができ
ないという課題を有するものであった。

【００１７】本発明は上記事情に鑑みてなされたもので
あり、シーケンスプログラムを簡単化すると共にＭＰＵ
の負担を軽減し、もって高速のプログラム処理を可能に
するプログラマブルコントローラを提供することを目的
としている。

【００１８】

【課題を解決するための手段】本発明は上記課題を解決
するための手段として、マイクロプロセッサ及びＩ／Ｏ
インタフェイス回路を有するＣＰＵ装置と、前記Ｉ／Ｏ
インタフェイス回路とＩ／Ｏバスを介して接続された複
数のＩ／Ｏ部を有するＩ／Ｏ装置と、を備え、前記マイ
クロプロセッサは、前記複数のＩ／Ｏ部に対し前記Ｉ／
Ｏインタフェイス回路を介してアクセスするプログラマ
ブルコントローラにおいて、前記各Ｉ／Ｏ部は、各Ｉ／
Ｏ部間で共通したアドレスを持つ共通メモリを有してお
り、前記各Ｉ／Ｏ部は、前記マイクロプロセッサが前記
Ｉ／Ｏバスを用いた前記アクセスを行なっていない期間
中に、自己の共通メモリと他のＩ／Ｏ部の共通メモリと
の間で所定データの移動を、前記Ｉ／Ｏバス上での読み
出し又は書き込みに基づき行なわせるＩ／Ｏデータ制御
回路を有している、ことを特徴とするものである。

【００１９】

【作用】従来、ＣＰＵ装置は、複数のＩ／Ｏ部との間で
必要なデータのやり取りを行なっていた。したがって、
場合によっては、ＣＰＵ装置がアクセスを行うＩ／Ｏ部
の数が多くなり、シーケンスプログラムが複雑になると
共に、処理時間が長くなっていた。

【００２０】しかし、上記構成によれば、各Ｉ／Ｏ部の
共通メモリ間でデータの移動を行うことができるので、
ＣＰＵ装置がアクセスしなければならないＩ／Ｏ部の数
を大きく減らすことができる。しかも、この共通メモリ
間のデータ移動は、ＣＰＵ装置がアクセスを行なってい
ない期間に行なわれるので、アクセス動作に影響を及ぼ
すことはないので、一層、処理の高速化を図ることがで
きる。

【００２１】

【実施例】以下、本発明の実施例を図１乃至図９に基き
説明する。図１は本実施例に係るプログラマブルコント
ローラのブロック構成図である。

【００２２】図１において、ＣＰＵ装置１０は、ＭＰＵ
１１、シーケンスプログラム１２、オペレーティングシ
ステム１３、及びＩ／Ｏインタフェイス回路１４を有し
ている。ＭＰＵ１１は、前述した通り、システム管理、
シーケンスプログラム実行、Ｉ／Ｏ入出力処理を行うも
のであり、Ｉ／Ｏ入出力処理を行うときはＩ／Ｏバス要
求信号３２を出力した後アクセス信号３３をＩ／Ｏイン
タフェイス回路１４に出力するが、それ以外の処理のと
きはＩ／Ｏバス開放信号３１を出力する。

【００２３】シーケンスプログラム１２は、システム内
容によって変更できるようにユーザが作成するプログラ
ムであり、ＲＡＭ等の書換可能なメモリに格納されてい
る。このシーケンスプログラム１２のプログラム量は、
システムが大きくなったり複雑になったりすると増大す
る傾向にある。そして、シーケンスプログラムの実行時
間は、このプログラム量に概ね比例する。

【００２４】オペレーティングシステム１３は、ＭＰＵ
１１の実行を司るプログラムであり、通常、ＲＯＭ等の
固定メモリに格納されている。

【００２５】Ｉ／Ｏインタフェイス回路１４は、ＭＰＵ
１１がＩ／Ｏ装置２０に対してアクセスを行うときはイ
ンタフェイスとして機能するが、Ｉ／Ｏバス開放信号３
１を入力しているときは、共通メモリ２５に対するアク
セスコントローラを行うようになっている。そして、Ｉ
／Ｏインタフェイス回路１４は、登録情報１５を持って
いるが、これについては後述する。

【００２６】Ｉ／Ｏ装置２０は、共通メモリを持たない
通常のＩ／Ｏ部２１と、共通メモリ２５を持つ共通メモ
リＩ／Ｏ部２２Ａ，２２Ｂ，…とから成っている。そし
て、Ｉ／Ｏ部２１はＩ／Ｏデータ制御回路２３及び入出
力データメモリ２４を有しており、Ｉ／Ｏ部２２Ａ，２
２Ｂ，…はＩ／Ｏデータ制御回路２３、入出力データメ
モリ２４、及び共通メモリ２５を有している。

【００２７】図２は、ＣＰＵ装置１０と各Ｉ／Ｏ部２
１，２２Ａ，２２Ｂ，２２Ｃとの間でデータのやり取り
を行う場合、あるいは各Ｉ／Ｏ部２２Ａ，２２Ｂ，２２
Ｃ同士の間でデータのやり取りを行う場合のイメージを
示す説明図である。この図に示すように、通常のアクセ
ス動作においては、入出力データメモリ２４を用いてＣ
ＰＵ装置１０のＭＰＵ１１と各Ｉ／Ｏ部との間でデータ
の入出力が行なわれ、またＣＰＵ装置１０を介して各Ｉ
／Ｏ間をデータが移動する。しかし、ＭＰＵ１１がアク
セスを行なっていない期間においては、Ｉ／Ｏインタフ
ェイス回路１４の働きにより、各共通メモリ２５の間で
データの移動が行なわれるようになっている。

【００２８】図２におけるＩ／Ｏ部２２Ａ，２２Ｂ，２
２Ｃの各共通メモリ２５は全体として共通のアドレスを
持っている。それ故、各共通メモリ２５の間でデータを
簡単に移動させることができる。なお、図２の例では、
ＣＰＵ装置１０に共通メモリ２５が設けられていない
が、もちろん、設けることは可能である。また、共通メ
モリ２５は複数のＩ／Ｏ部２２Ａ，２２Ｂ，２２Ｃに設
けられているが、いずれか一のＩ／Ｏ部のみに設けられ
るようにしてもよい。この場合には、このいずれか一の
Ｉ／Ｏ部の共通メモリ２５と、ＣＰＵ装置１０に設けら
れた共通メモリ２５との間で、通常のアクセス期間以外
の時間帯を利用してデータのやり取りを行うことにな
る。

【００２９】図３は、図１におけるＩ／Ｏ部２２Ａの構
成を示すブロック図である。Ｉ／Ｏ部２２Ｂ，２２Ｃも
同様の構成である。この図に示すように、Ｉ／Ｏ部２２
Ａは、Ｉ／Ｏデータ制御回路２３、入出力データメモリ
２４、共通メモリ２５を有しているが、その他に、開始
アドレス２６及び出力データ数２７も持っている。この
開始アドレス２６、出力データ数２７は、Ｉ／Ｏインタ
フェイス回路１４が登録情報１５を登録する際、あるい
は、Ｉ／Ｏインタフェイス回路１４からのコマンドに応
答する際に用いられるものである。

【００３０】図４は、Ｉ／Ｏインタフェイス回路１４が
登録情報１５を登録する際の動作を示すタイムチャート
である。この登録動作は、ＣＰＵ装置１０の電源がオン
した時点で予め行なわれるものである。

【００３１】すなわち、Ｉ／Ｏインタフェイス回路１４
は、共通メモリ２５の各アドレス毎に、データを格納し
ているＩ／Ｏ部が存在するか否かをチェックし、存在す
る場合には、アドレスを登録情報１５として記憶してお
く。

【００３２】例えば、アドレスｎにデータを格納してい
るＩ／Ｏ部があるかどうかを調べるため、出力データ要
求信号を全てのＩ／Ｏ部に出力する。そして、アドレス
ｎにデータを格納しているＩ／Ｏ部があれば、そのＩ／
Ｏ部は登録応答信号をＩ／Ｏインタフェイス回路１４に
返してやる。これにより、Ｉ／Ｏインタフェイス回路１
４は、アドレスｎにデータを格納しているＩ／Ｏ部が存
在することを示すアドレス登録情報１５の登録を行う。

【００３３】アドレスｎ＋１についても、同様にして、
データを格納しているＩ／Ｏ部があるかどうかをチェッ
クする。そして、アドレスｎ＋２については、データを
格納しているＩ／Ｏ部が存在しないとすると、Ｉ／Ｏイ
ンタフェイス回路１４には、どのＩ／Ｏ部からも登録応
答信号が返ってこないことになる。Ｉ／Ｏインタフェイ
ス回路１４は、登録応答信号が返ってこない状態が所定
時間継続すると、アドレスｎ＋２については、共通メモ
リにデータを格納しているＩ／Ｏ部は存在しないという
登録情報を記憶することになる。

【００３４】以上のような、Ｉ／Ｏインタフェイス回路
１４の登録動作が終了すると、ＣＰＵ装置１０はシーケ
ンスプログラムの実行を開始する。図５は、ＭＰＵ１１
がＩ／Ｏバス開放信号３１を出力している期間における
Ｉ／Ｏインタフェイス回路１４及びＩ／Ｏ部２２Ａ，２
２Ｂ，２２Ｃの動作を示すタイムチャートである。この
図５は、Ｉ／Ｏ部２２Ａが自己の共通メモリ５にデータ
を格納し、Ｉ／Ｏ部２２Ｂは自己メモリにデータを格納
していない場合について示している。

【００３５】図５において、Ｉ／Ｏインタフェイス回路
１４は、共通メモリのアドレスｎにデータを格納してい
るＩ／Ｏ部に対し、そのデータをＩ／Ｏバス１９上に読
み出させるためアクセス要求信号をＩ／Ｏバス１９を介
して全てのＩ／Ｏ部に出力する（アドレスｎにデータを
格納しているＩ／Ｏ部が存在することは登録情報１５に
よりわかっている。）。

【００３６】Ｉ／Ｏ部２２ＡのＩ／Ｏデータ制御回路２
３は、このアクセス要求信号を入力すると、Ｉ／Ｏバス
１９上のアドレスｎが自己の開始アドレス２６に一致す
ることを判別すると共に、ＲＥＡＤコマンドを発して共
通メモリ２５からＲＥＡＤデータを読み取り、これをＩ
／Ｏバス１９上に読み出すようにする。この読み出し
は、ＲＥＡＤコマンドを発してからｔc 秒以内に行うよ
うに定められている。

【００３７】この時間ｔc が経過すると、Ｉ／Ｏインタ
フェイス回路１４はコマンドを出力し、共通メモリのア
ドレスｎにデータを格納していないＩ／Ｏ部に対し、Ｉ
／Ｏバス１９上に読み出されているデータを格納すべき
ことを要求する。これにより、Ｉ／Ｏ部２２ＢのＩ／Ｏ
データ制御回路２３は、Ｉ／Ｏバス１９上に読み出され
ているＷＲＩＴＥデータを読み取り、ＷＲＩＴＥコマン
ドを発して、このＷＲＩＴＥデータを自己の共通メモリ
のアドレスｎに書込むようにする。この書込みは、ＷＲ
ＩＴＥコマンドを発してからｔw 秒以内に行うように定
められている。

【００３８】そして、Ｉ／Ｏインタフェイス回路１４
は、コマンドを発してからｔst秒が経過するとアクセス
要求信号の出力を停止する。このｔst秒が経過する充分
前の時点でＷＲＩＴＥコマンドの継続時間ｔw が終了す
るように定められている。このようにして、アドレスｎ
のデータを全てのＩ／Ｏ部の共通メモリ２５に書込ませ
た後、Ｉ／Ｏインタフェイス回路１４は、同様にして、
アドレスｎ＋１のデータを全てのＩ／Ｏ部の共通メモリ
に書込ませるようにする。このようなＩ／Ｏ部間のデー
タの移動は、ＭＰＵ１１がＩ／Ｏバス１９を使用してい
ない期間中に、ＭＰＵ１１を介在せずに行なわれるの
で、ＭＰＵ１１に何らの負担をかけることもなく、した
がって、ＭＰＵ１１の処理速度に何らの影響を及ぼすこ
となく行なわれる。

【００３９】図５の方式は、Ｉ／Ｏインタフェイス回路
１４がイニシアチブを取って、各Ｉ／Ｏ部の共通メモリ
間でデータを移動させるものであった。これに対し、各
Ｉ／Ｏ部が独自の機能により、それぞれの共通メモリ間
でデータ移動を行なわせる方式を採用することもでき
る。図６はこのように方式に基く動作を示すタイムチャ
ートである。この方式は、いわゆるＣＳＭＡ／ＣＤ(Car
rier Sense Multiple Access／Collision Detection)方
式と呼ばれるバス管理方式を利用したものである。そし
て、この方式によれば、図４の動作でＩ／Ｏインタフェ
イス回路１４が得た登録情報１５は不要となる。

【００４０】図６において、Ｉ／Ｏ部２２ＡのＩ／Ｏデ
ータ制御回路２３は出力要求をＩ／Ｏバス１９上に出力
し、自己の共通メモリ２５のアドレスｍに格納されてい
るデータをＩ／Ｏバス１９上に読出すことを要求してい
ることを明らかにする。この出力要求がＩ／Ｏバス１９
上に出力されてｔ秒経過しても、他にＩ／Ｏバス１９上
へのデータ読出しを希望する競合Ｉ／Ｏ部が存在しなけ
れば、Ｉ／Ｏ部２２Ａの出力要求が認められることにな
る。なお、ｔ秒以内に他の競合Ｉ／Ｏ部が出力要求をＩ
／Ｏバス１９上に出力した場合、Ｉ／Ｏ部２２ＡのＩ／
Ｏデータ制御回路２３は、Ｉ／Ｏバス１９上の電位のレ
ベル変化を検知することにより、他の競合Ｉ／Ｏ部の存
在を知ることができる。

【００４１】図６の場合、ｔ秒経過するまでにＩ／Ｏ部
２２Ａに競合する他のＩ／Ｏ部の出力要求信号がＩ／Ｏ
バス１９上に現われなかったので、ｔ秒経過時点でＩ／
Ｏ部２２Ａの出力が確定したことを示している。

【００４２】Ｉ／Ｏ部２２ＡのＩ／Ｏデータ制御回路２
３は、自己の出力要求が確定すると直ちにＲＥＡＤコマ
ンドを発して自己の共通メモリ２５のアドレスｍのデー
タを読取ると共に、これをＩ／Ｏバス１９上に読出す。
そして、Ｉ／Ｏバス１９上にコマンドを出力して、他の
Ｉ／Ｏ部に対して、この読出したデータを書込むことを
要求する。

【００４３】Ｉ／Ｏ部２２ＢのＩ／Ｏデータ制御回路２
３は、このＩ／Ｏバス１９上のコマンドを読取ると、Ｉ
／Ｏバス１９上のデータをＷＲＩＴＥデータとして読取
ると共に、ＷＲＩＴＥコマンドを発して、これを自己の
共通メモリ２５に書込む。すなわち、Ｉ／Ｏ部２２Ａの
共通メモリのデータがＩ／Ｏバス１９を介してＩ／Ｏ部
２２Ｂの共通メモリに書込まれたことになる。

【００４４】次いで、今度は、Ｉ／Ｏ部２２Ｂの方が先
にアドレスｎのデータについての出力要求をＩ／Ｏバス
１９上に出す。しかし、ｔ秒経過する前に、Ｉ／Ｏ部２
２Ａもアドレスｋのデータについての出力要求をＩ／Ｏ
バス１９上に出したので、Ｉ／Ｏ部２２Ａ，２２Ｂの双
方の出力要求が競合した状態となり、双方の出力要求が
認められなくなったことを図６は示している。なお、各
アドレスｎ，ｋのデータについての出力要求が認められ
るのは、これ以降に競合Ｉ／Ｏ部がない場合に出力要求
を行なったときとなる。

【００４５】図７は本発明に係るプログラマブルコント
ローラを用いて図１３と同様の被制御機器の位置決め制
御を行う場合のブロック構成図である。図７におけるＩ
／Ｏ部２２Ａ，２２Ｂはそれぞれ図１３におけるＭＣ５
０，ＰＩ６０に対応するものである。なお、図７では、
図１３におけるドライバ８０，モータ８１，ギヤ８２，
アクチュエータ８４等の図示は省略してある。

【００４６】上述した図４，図５の方式あるいは図６の
方式を用いて、共通メモリ２５Ａ，２５Ｂに格納されて
いるデータを、それぞれ相手方のメモリに書込むことを
自由に行うことができる。したがって、図７では、エン
コーダ８３からのパルス数は最初共通メモリ２５Ｂに書
込まれるが、このパルス数データは間もなく共通メモリ
２５Ａにも書込まれることになる。

【００４７】そして、Ｉ／Ｏデータ制御回路２３Ａは、
この共通メモリ２５Ａに書込まれたパルス数データと、
ドライバ８０に出力した指令位置データ（パルス数）と
が一致するか否かを判別し、一致した場合に「位置決め
完了信号」をＩ／Ｏバス１９及びＩ／Ｏインタフェイス
回路１４を介してＭＰＵ１１に出力する。

【００４８】すなわち、図１３において、ＣＰＵ装置１
０のＭＰＵ１１は動作指令４１を出力した後に、動作完
了信号４２及び動作位置データ４３の２つの信号を入力
し、さらに、パルス数単位の動作位置データ４３を指令
単位に変換した後、これを指令位置データと比較する動
作を行なわなければならなかった。

【００４９】これに対し、図７において、ＣＰＵ装置１
０のＭＰＵ１１は動作指令を出力した後では、Ｉ／Ｏ部
２２Ａから「位置決め完了信号」という１つの信号だけ
を入力すればよく、しかも、図１３の場合のような変換
処理を行う必要がない。したがって、そのシーケンスプ
ログラムも図９に示すような非常に簡単なものとなる。
図９のシーケンスプログラムは５ステップで構成される
ものであり、約７０ステップの図１７のシーケンスプロ
グラムに比べれば、はるかに簡単化されたものとなって
いる。

【００５０】図８は本発明に係るプログラマブルコント
ローラを用いて、図１５の場合と同様に、スイッチの動
作状態を表示する場合のブロック構成図である。この図
の場合も、共通メモリ７４Ａのデータを、ＣＰＵ装置１
０を介在させずに共通メモリ７４Ｂに書込むことができ
るので、ＣＰＵ装置１０のＭＰＵ１１の負担を軽減する
ことができる。

【００５１】

【発明の効果】以上のように、本発明によれば、ＣＰＵ
装置１０がアクセス動作を行なっていない時間帯を利用
して、Ｉ／Ｏ部の共通メモリ間でデータ移動を行う構成
としたので、ＭＰＵの負担を軽減できると共にシーケン
スプログラムの内容を簡単化することができ、高速処理
を実現することが可能になる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック構成図。

【図２】図１におけるＣＰＵ装置と各Ｉ／Ｏ部との間で
データのやり取りを行う場合、あるいはＩ／Ｏ部同士の
間でデータのやり取りを行う場合のイメージを示す説明
図。

【図３】図１におけるＩ／Ｏ部の構成を示すブロック
図。

【図４】図１におけるＩ／Ｏインタフェイス回路が登録
情報を得る際の動作を示すタイムチャート。

【図５】図１におけるインタフェイス回路及び各Ｉ／Ｏ
部の動作を示すタイムチャート。

【図６】図１における各Ｉ／Ｏ部の動作を示すタイムチ
ャート。

【図７】本発明に係るプログラマブルコントローラを用
いて被制御機器の位置決め制御を行う場合のブロック構
成図。

【図８】本発明に係るプログラマブルコントローラを用
いてスイッチの動作状態を表示する制御を行う場合のブ
ロック構成図。

【図９】図７の構成による制御内容をラダーダイアグラ
ムを用いて、表わしたプログラム説明図。

【図１０】従来例のブロック構成図。

【図１１】図１におけるＣＰＵ装置の一連の処理内容を
示すフローチャート。

【図１２】図１におけるＣＰＵ装置と各Ｉ／Ｏ部との間
でデータのやり取りを行う場合のイメージを示す説明
図。

【図１３】従来のプログラマブルコントローラを用いて
被制御機器の位置決め制御を行う場合のブロック構成
図。

【図１４】図１３における位置決め制御のシーケンスプ
ログラム例を示すフローチャート。

【図１５】従来のプログラマブルコントローラを用いて
スイッチの動作状態を表示する制御を行う場合のブロッ
ク構成図。

【図１６】図１３における位置決めユニットが持つパラ
メータの内容を示す表。

【図１７】図１３の構成による制御内容をラダーダイア
グラムを用いて表わしたプログラム説明図。

【符号の説明】

１１ マイクロプロセッサ（ＭＰＵ） １４ Ｉ／Ｏインタフェイス回路 １５ 登録情報 １９ Ｉ／Ｏバス ２０ Ｉ／Ｏ装置 ２２Ａ，２２Ｂ Ｉ／Ｏ部 ２３ Ｉ／Ｏデータ制御回路 ２５ 共通メモリ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】マイクロプロセッサ及びＩ／Ｏインタフェ
   イス回路を有するＣＰＵ装置と、 前記Ｉ／Ｏインタフェイス回路とＩ／Ｏバスを介して接
   続された複数のＩ／Ｏ部を有するＩ／Ｏ装置と、 を備え、前記マイクロプロセッサは、前記複数のＩ／Ｏ
   部に対し前記Ｉ／Ｏインタフェイス回路を介してアクセ
   スするプログラマブルコントローラにおいて、前記各Ｉ
   ／Ｏ部は、各Ｉ／Ｏ部間で共通したアドレスを持つ共通
   メモリを有しており、 前記各Ｉ／Ｏ部は、前記マイクロプロセッサが前記Ｉ／
   Ｏバスを用いた前記アクセスを行なっていない期間中
   に、自己の共通メモリと他のＩ／Ｏ部の共通メモリとの
   間で所定データの移動を、前記Ｉ／Ｏバス上での読み出
   し又は書き込みに基づき行なわせるＩ／Ｏデータ制御回
   路を有している、 ことを特徴とするプログラマブルコントローラ。
2. 【請求項２】請求項１記載のプログラマブルコントロー
   ラにおいて、前記Ｉ／Ｏインタフェイス回路は、 前記共通メモリに前記所定データを保持しているＩ／Ｏ
   部に対しては、この所定データを前記Ｉ／Ｏバス上に読
   出すように要求すると共に、 前記共通メモリに前記所定データを保持していないＩ／
   Ｏ部に対しては、前記Ｉ／Ｏバス上に読出された所定デ
   ータを、その共通メモリに書込むことを要求するもので
   あり、 しかも、これらの要求を、前記所定データを特定するた
   めの予め登録された登録情報に基いて、前記マイクロプ
   ロセッサが前記アクセスを行なっていない期間中に行う
   ものである、 ことを特徴とするプログラマブルコントローラ。
3. 【請求項３】請求項１記載のプログラマブルコントロー
   ラにおいて、 前記複数のＩ／Ｏ部のうち前記所定データを共通メモリ
   に保持し且つ前記Ｉ／Ｏバス上にこの所定データを読出
   すことを希望するＩ／Ｏ部は、自己の処理期間に入って
   から所定時間が経過しても、他に読出しを希望する競合
   Ｉ／Ｏ部が存在しないことを確認した後前記読出しを行
   ない、一方、前記所定データを共通メモリに保持してい
   ない他のＩ／Ｏ部は、前記Ｉ／Ｏ部上に読出された所定
   データをその共通メモリに書込むこと、 を特徴とするプログラマブルコントローラ。
4. 【請求項４】請求項１記載のプログラマブルコントロー
   ラにおいて、 前記ＣＰＵ装置も前記共通メモリを有しており、前記Ｃ
   ＰＵ装置は、前記アクセスを行なっていない期間中に、
   自己の共通メモリと前記複数のＩ／Ｏ部の各共通メモリ
   との間で前記所定データの移動を行うものである、 ことを特徴とするプログラマブルコントローラ。
5. 【請求項５】請求項４記載のプログラマブルコントロー
   ラにおいて、前記複数のＩ／Ｏ部を一つのＩ／Ｏ部とし
   たこと、 を特徴とするプログラマブルコントローラ。