JPS6214864B2 - - Google Patents
Info
- Publication number
- JPS6214864B2 JPS6214864B2 JP53043873A JP4387378A JPS6214864B2 JP S6214864 B2 JPS6214864 B2 JP S6214864B2 JP 53043873 A JP53043873 A JP 53043873A JP 4387378 A JP4387378 A JP 4387378A JP S6214864 B2 JPS6214864 B2 JP S6214864B2
- Authority
- JP
- Japan
- Prior art keywords
- timing signal
- storage device
- refresh
- signal
- intermediate timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 230000001960 triggered effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 101150114277 mycb gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
Landscapes
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、アクセス時間が異なる記憶素子が混
在する記憶装置に対するアクセス方式に関するも
のである。
在する記憶装置に対するアクセス方式に関するも
のである。
記憶装置の特性を向上するため及び安価に作る
ために、アクセス時間の異なる記憶素子を混在し
て使用することが考えられる。例えば、第０番地
ないし第256K―１番地までを高速の記憶素子で
構成し、第256K番地から第512K―１番地までを
低速の記憶素子で構成し、第０番地ないし第
256K―１番地には頻繁に使用するプログラムや
データを格納し、第256K番地ないし第512K―１
番地には使用頻度の少ないプログラムやデータを
格納するようにすれば、記憶装置のコストを増大
させることなく、記憶装置の能力を向上せしめる
ことが出来る。演算装置などの要求元装置からメ
モリ・アクセス要求があつた場合、記憶装置側か
ら要求元装置へ開始タイミング信号や終了タイミ
ング信号を送出しているが、そのメモリ・アクセ
ス要求が高速の記憶素子に対するものであれば終
了タイミング信号を早く送出し、低速の記憶素子
に対するものであれば終了タイミング信号を遅く
送出することが、望ましい。また、メモリ・アク
セス要求とリフレツシユ要求とが競合した場合、
リフレツシユ・サイクルが終了するまで終了タイ
ミングの送出を延期することが必要である。
ために、アクセス時間の異なる記憶素子を混在し
て使用することが考えられる。例えば、第０番地
ないし第256K―１番地までを高速の記憶素子で
構成し、第256K番地から第512K―１番地までを
低速の記憶素子で構成し、第０番地ないし第
256K―１番地には頻繁に使用するプログラムや
データを格納し、第256K番地ないし第512K―１
番地には使用頻度の少ないプログラムやデータを
格納するようにすれば、記憶装置のコストを増大
させることなく、記憶装置の能力を向上せしめる
ことが出来る。演算装置などの要求元装置からメ
モリ・アクセス要求があつた場合、記憶装置側か
ら要求元装置へ開始タイミング信号や終了タイミ
ング信号を送出しているが、そのメモリ・アクセ
ス要求が高速の記憶素子に対するものであれば終
了タイミング信号を早く送出し、低速の記憶素子
に対するものであれば終了タイミング信号を遅く
送出することが、望ましい。また、メモリ・アク
セス要求とリフレツシユ要求とが競合した場合、
リフレツシユ・サイクルが終了するまで終了タイ
ミングの送出を延期することが必要である。
本発明は、上記の考察に基づくものであつて、
アクセス時間の異なる記憶素子が混在する記憶装
置において、簡単な構成によつて終了タイミング
信号の送出時期を調整できるようにした記憶装置
のアクセス方式を提供することを目的としてい
る。そしてそのため、本発明の記憶装置のアクセ
ス方式は、 メモリ・リフレツシユを必要とするアクセス時
間が短い記憶装置部３―Ａとメモリ・リフレツシ
ユを必要とするアクセス時間の長い記憶装置部３
―Ｂを有する記憶装置と、 該記憶装置を制御する記憶制御装置２と、メモ
リ・アクセス要求元と を備えるデータ処理システムにおいて、 上記記憶制御装置２は、 メモリ・アクセスの開始を指示する開始タイミ
ング信号Ｍ１を生成する開始タイミング信号生成
手段５と、 上記開始タイミング信号Ｍ１が生成されたこと
を条件にして中間タイミング信号Ｍ２を生成する
中間タイミング信号生成手段６と、 中間タイミング信号が終了したことを条件にし
て終了タイミング信号Ｍ３を生成する終了タイミ
ング信号生成手段７と、 上記中間タイミング信号生成手段６を制御する
中間タイミング制御手段１６，１９と、 記憶装置からのメモリ・リフレツシユ要求
RFRQを契機として記憶装置がリフレツシユ・サ
イクル中であることを示すリフレツシユ・サイク
ル信号（RF１ないしRF４）を生成するリフレツ
シユ・サイクル信号生成手段（８ないし１１）と を具備し、 且つ上記中間タイミング信号制御手段１６，１
９は、アクセス時間の長い記憶装置部３―Ｂがア
クセスされる場合には、上記中間タイミング信号
Ｍ２の時間幅が長くなるように上記中間タイミン
グ信号生成手段６を制御すると共に、記憶装置で
メモリ・リフレツシユが行われている場合には、
リフレツシユ・サイクルが終了するまでに上記中
間タイミング信号Ｍ２が延長されるように上記中
間タイミング信号生成手段６を制御するように構
成されていること を特徴とするものである。以下、本発明を図面を
参照しつつ説明する。
アクセス時間の異なる記憶素子が混在する記憶装
置において、簡単な構成によつて終了タイミング
信号の送出時期を調整できるようにした記憶装置
のアクセス方式を提供することを目的としてい
る。そしてそのため、本発明の記憶装置のアクセ
ス方式は、 メモリ・リフレツシユを必要とするアクセス時
間が短い記憶装置部３―Ａとメモリ・リフレツシ
ユを必要とするアクセス時間の長い記憶装置部３
―Ｂを有する記憶装置と、 該記憶装置を制御する記憶制御装置２と、メモ
リ・アクセス要求元と を備えるデータ処理システムにおいて、 上記記憶制御装置２は、 メモリ・アクセスの開始を指示する開始タイミ
ング信号Ｍ１を生成する開始タイミング信号生成
手段５と、 上記開始タイミング信号Ｍ１が生成されたこと
を条件にして中間タイミング信号Ｍ２を生成する
中間タイミング信号生成手段６と、 中間タイミング信号が終了したことを条件にし
て終了タイミング信号Ｍ３を生成する終了タイミ
ング信号生成手段７と、 上記中間タイミング信号生成手段６を制御する
中間タイミング制御手段１６，１９と、 記憶装置からのメモリ・リフレツシユ要求
RFRQを契機として記憶装置がリフレツシユ・サ
イクル中であることを示すリフレツシユ・サイク
ル信号（RF１ないしRF４）を生成するリフレツ
シユ・サイクル信号生成手段（８ないし１１）と を具備し、 且つ上記中間タイミング信号制御手段１６，１
９は、アクセス時間の長い記憶装置部３―Ｂがア
クセスされる場合には、上記中間タイミング信号
Ｍ２の時間幅が長くなるように上記中間タイミン
グ信号生成手段６を制御すると共に、記憶装置で
メモリ・リフレツシユが行われている場合には、
リフレツシユ・サイクルが終了するまでに上記中
間タイミング信号Ｍ２が延長されるように上記中
間タイミング信号生成手段６を制御するように構
成されていること を特徴とするものである。以下、本発明を図面を
参照しつつ説明する。
第１図は本発明の１実施例のブロツク図、第２
図および第３図は第１図の実施例の動作を説明す
るためのタイムチヤート、第４図および第５図は
より詳細なタイムチヤートである。第１図におい
て、１は演算装置、２は記憶制御装置、３―Ａは
高速のダナミツク形記憶装置部、３―Ｂは低速の
ダイナミツク形記憶装置部、４ないし１２はマス
タ・スレーブ方式のＪ―Ｋフリツプ・フロツプ、
１３ないし１５はAND回路、１６ないし１８は
OR回路、１９はNOT回路、MRQは記憶装置使
用要求信号、Ｍ１は開始タイミング信号、Ｍ２は
中間タイミング信号、Ｍ３は終了タイミング信
号、MRQFは記憶装置使用要求保持信号、MST
は記憶装置スタート・パルス、RFRQはリフレツ
シユ要求信号、RFSTはリフレツシユ・スター
ト・パルス、MCYBは記憶装置部Ｂ使用中信号、
RF１ないしRF４はリフレツシユ・サイクル信号
をそれぞれ示している。記憶装置Ｂ使用中信号
MCYBは記憶装置部３―Ｂがアクセスされたこと
を示す信号であり、記憶制御装置２に記憶装置部
３―Ａまたは３―Ｂのいずれが使用されているか
を識別させるためのものである。
図および第３図は第１図の実施例の動作を説明す
るためのタイムチヤート、第４図および第５図は
より詳細なタイムチヤートである。第１図におい
て、１は演算装置、２は記憶制御装置、３―Ａは
高速のダナミツク形記憶装置部、３―Ｂは低速の
ダイナミツク形記憶装置部、４ないし１２はマス
タ・スレーブ方式のＪ―Ｋフリツプ・フロツプ、
１３ないし１５はAND回路、１６ないし１８は
OR回路、１９はNOT回路、MRQは記憶装置使
用要求信号、Ｍ１は開始タイミング信号、Ｍ２は
中間タイミング信号、Ｍ３は終了タイミング信
号、MRQFは記憶装置使用要求保持信号、MST
は記憶装置スタート・パルス、RFRQはリフレツ
シユ要求信号、RFSTはリフレツシユ・スター
ト・パルス、MCYBは記憶装置部Ｂ使用中信号、
RF１ないしRF４はリフレツシユ・サイクル信号
をそれぞれ示している。記憶装置Ｂ使用中信号
MCYBは記憶装置部３―Ｂがアクセスされたこと
を示す信号であり、記憶制御装置２に記憶装置部
３―Ａまたは３―Ｂのいずれが使用されているか
を識別させるためのものである。
第２図イおよび第４図イは、高速の記憶装置部
３―Ａをアクセスする場合の動作を説明するタイ
ムチヤートである。演算装置１から記憶装置使用
要求信号MRQが送られて来ると、第１サイクル
ではフリツプ・フロツプ４および５がセツトさ
れ、開始タイミング信号Ｍ１が演算装置１へ送出
されると共に、記憶装置スタート・パルスMST
が記憶装置部に送られる。演算装置１では開始タ
イミング信号Ｍ１によりメモリ・サイクルに入つ
たことを認識して、記憶装置へデータを書込む場
合にはデータの準備を行う。なお、記憶装置３―
Ａ、３―Ｂの切分けは、アドレス・データで行つ
ている。次の第２サイクルで、開始タイミング信
号Ｍ１が生成されたことを条件として、フリツ
プ・フロツプ６がセツトされ、中間タイミング信
号Ｍ２が生成される。その次のサイクルで、中間
タイミング信号Ｍ２がリセツトされ、フリツプ・
フロツプ７がセツトされ、終了タイミング信号Ｍ
３が生成される。読出しアクセスの場合、終了タ
イミング信号Ｍ３を受信すると、演算装置１は読
出しデータを取込む。なお、フリツプ・フロツプ
７は、セツト端子の入力信号が論理「１」から論
理「０」に変化したとき、セツトされるものであ
る。
３―Ａをアクセスする場合の動作を説明するタイ
ムチヤートである。演算装置１から記憶装置使用
要求信号MRQが送られて来ると、第１サイクル
ではフリツプ・フロツプ４および５がセツトさ
れ、開始タイミング信号Ｍ１が演算装置１へ送出
されると共に、記憶装置スタート・パルスMST
が記憶装置部に送られる。演算装置１では開始タ
イミング信号Ｍ１によりメモリ・サイクルに入つ
たことを認識して、記憶装置へデータを書込む場
合にはデータの準備を行う。なお、記憶装置３―
Ａ、３―Ｂの切分けは、アドレス・データで行つ
ている。次の第２サイクルで、開始タイミング信
号Ｍ１が生成されたことを条件として、フリツ
プ・フロツプ６がセツトされ、中間タイミング信
号Ｍ２が生成される。その次のサイクルで、中間
タイミング信号Ｍ２がリセツトされ、フリツプ・
フロツプ７がセツトされ、終了タイミング信号Ｍ
３が生成される。読出しアクセスの場合、終了タ
イミング信号Ｍ３を受信すると、演算装置１は読
出しデータを取込む。なお、フリツプ・フロツプ
７は、セツト端子の入力信号が論理「１」から論
理「０」に変化したとき、セツトされるものであ
る。
第２図ロおよび第４図ロは、低速の記憶装置部
３―Ｂをアクセスする場合の動作を説明するタイ
ムチヤートである。演算装置１から記憶装置使用
要求信号MRQが通知されると、第１サイクルで
開始タイミング信号Ｍ１および記憶装置スター
ト・パルスMSTが生成される。
３―Ｂをアクセスする場合の動作を説明するタイ
ムチヤートである。演算装置１から記憶装置使用
要求信号MRQが通知されると、第１サイクルで
開始タイミング信号Ｍ１および記憶装置スター
ト・パルスMSTが生成される。
次の第２サイクルで、開始タイミング信号Ｍ１
が生成されたことを条件として、フリツプ・フロ
ツプ６がセツトされ、中間タイミング信号Ｍ２が
生成される。
が生成されたことを条件として、フリツプ・フロ
ツプ６がセツトされ、中間タイミング信号Ｍ２が
生成される。
第１サイクルで生じた記憶装置スタート・パル
スMSTに応答して記憶装置部３―Ｂからは記憶
装置Ｂ使用中信号MCYBが生成され、記憶制御装
置２へ通知される。第２サイクルでは開始タイミ
ング信号Ｍ１の存在によつてフリツプ・フロツプ
６がセツトされ、中間タイミング信号Ｍ２が生成
される。第３サイクルでは、記憶装置Ｂ使用中信
号MCYBによつてフリツプ・フロツプ６のリセツ
ト端子は論理「０」に抑止されているため、フリ
ツプ・フロツプの状態は変化せず、従つてフリツ
プ・フロツプ７はセツトされない。第４サイクル
では記憶装置Ｂ使用中信号MYCBが落ちており、
フリツプ・フロツプ６もリセツト端子は論理
「１」になつているので、フリツプ・フロツプ６
はリセツトされ、このため、フリツプ・フロツプ
７の入力端子は論理「１」から「０」に変化し、
従つてフリツプ・フロツプ７はセツトされ、終了
タイミング信号Ｍ３が生成される。
スMSTに応答して記憶装置部３―Ｂからは記憶
装置Ｂ使用中信号MCYBが生成され、記憶制御装
置２へ通知される。第２サイクルでは開始タイミ
ング信号Ｍ１の存在によつてフリツプ・フロツプ
６がセツトされ、中間タイミング信号Ｍ２が生成
される。第３サイクルでは、記憶装置Ｂ使用中信
号MCYBによつてフリツプ・フロツプ６のリセツ
ト端子は論理「０」に抑止されているため、フリ
ツプ・フロツプの状態は変化せず、従つてフリツ
プ・フロツプ７はセツトされない。第４サイクル
では記憶装置Ｂ使用中信号MYCBが落ちており、
フリツプ・フロツプ６もリセツト端子は論理
「１」になつているので、フリツプ・フロツプ６
はリセツトされ、このため、フリツプ・フロツプ
７の入力端子は論理「１」から「０」に変化し、
従つてフリツプ・フロツプ７はセツトされ、終了
タイミング信号Ｍ３が生成される。
第３図は、高速の記憶装置部３―Ａに対する記
憶装置使用要求とリフレツシユ要求とが競合した
場合の動作を説明するタイムチヤートであり、第
３図イは記憶装置使用要求信号MRQとリフレツ
シユ要求信号RFRQが同時に生成された場合、第
３図ロは記憶装置使用要求信号MRQがリフレツ
シユ・サイクルRF１中に生成された場合、第３
図ハは記憶装置使用要求信号MRQがリフレツシ
ユ・サイクルRF２中に生成された場合のタイム
チヤートを示すものである。記憶装置使用要求信
号MRQとリフレツシユ要求信号RFRQが同時に
生成された場合の動作を説明すれば、他の場合の
動作も理解できるものと思われるので、記憶装置
使用要求信号MRQとリフレツシユ要求信号が同
時に生成された場合についてのみ第３図イおよび
第５図を参照しつつ説明する。なお、記憶装置部
３―Ａおよび３―Ｂにおいては、記憶装置スター
ト・パルスMSTよりもリフレツシユ・スター
ト・パルスRFSTの方を優先する。また、図示し
ないが、フリツプ・フロツプ４にはフリツプ・フ
ロツプ６に付加されたようなリセツト抑止手段が
付加されている。記憶装置使用要求信号MRQと
リフレツシユ要求信号RFRQが同時に生成される
と、第１サイクルで、フリツプ・フロツプ８がセ
ツトされてリフレツシユ・サイクル信号RF１が
生成されると同時にリフレツシユ・スタート・パ
ルスRFSTが生成される。また、第１サイクル
は、フリツプ・フロツプ５がセツトされて開始タ
イミング信号Ｍ１が生成されると共に、記憶装置
スタート・パルスMSTが生成され、更に記憶装
置使用要求保持信号MRQFが生成される。第２
サイクルでは、フリツプ・フロツプ９がセツトさ
れてリフレツシユ・サイクル信号RF２が生成さ
れると共に、フリツプ・フロツプ６がセツトされ
て中間タイミング信号Ｍ２が生成される。第３サ
イクルでは、フリツプ・フロツプ１０がセツトさ
れてリフレツシユ・サイクル信号RF３が生成さ
れる。また、第３サイクル開始時では、フリツ
プ・フロツプ６のリセツト端子の信号はRF２に
より論理「０」となるので、フリツプ・フロツプ
６の出力は変化せず、中間タイミング信号Ｍ２は
持続される。第４サイクルでは、フリツプ・フロ
ツプ１１がセツトされてリフレツシユ・サイクル
信号RF４が生成され、これと同時に再び記憶装
置スタート・パルスMSTが生成される。また、
第４サイクル開始時では、フリツプ・フロツプ６
のリセツト端子に入力される信号はRF３により
論理「０」となるので、中間タイミング信号Ｍ２
は持続される。第５サイクル開始時では、フリツ
プ・フロツプ６のリセツト端子に入力される信号
は論理「０」であるので、中間タイミング信号Ｍ
２は保持される。第６サイクル開始時では、フリ
ツプ・フロツプ６はリセツトされ、その出力は論
理「１」から論理「０」に変化する。この結果、
フリツプ・フロツプ７がセツトされ、終了タイミ
ング信号Ｍ３が演算装置１へ通知される。読出し
アクセスの場合、終了タイミング信号Ｍ３を受信
すると、演算装置１は読出しデータを取込む。
憶装置使用要求とリフレツシユ要求とが競合した
場合の動作を説明するタイムチヤートであり、第
３図イは記憶装置使用要求信号MRQとリフレツ
シユ要求信号RFRQが同時に生成された場合、第
３図ロは記憶装置使用要求信号MRQがリフレツ
シユ・サイクルRF１中に生成された場合、第３
図ハは記憶装置使用要求信号MRQがリフレツシ
ユ・サイクルRF２中に生成された場合のタイム
チヤートを示すものである。記憶装置使用要求信
号MRQとリフレツシユ要求信号RFRQが同時に
生成された場合の動作を説明すれば、他の場合の
動作も理解できるものと思われるので、記憶装置
使用要求信号MRQとリフレツシユ要求信号が同
時に生成された場合についてのみ第３図イおよび
第５図を参照しつつ説明する。なお、記憶装置部
３―Ａおよび３―Ｂにおいては、記憶装置スター
ト・パルスMSTよりもリフレツシユ・スター
ト・パルスRFSTの方を優先する。また、図示し
ないが、フリツプ・フロツプ４にはフリツプ・フ
ロツプ６に付加されたようなリセツト抑止手段が
付加されている。記憶装置使用要求信号MRQと
リフレツシユ要求信号RFRQが同時に生成される
と、第１サイクルで、フリツプ・フロツプ８がセ
ツトされてリフレツシユ・サイクル信号RF１が
生成されると同時にリフレツシユ・スタート・パ
ルスRFSTが生成される。また、第１サイクル
は、フリツプ・フロツプ５がセツトされて開始タ
イミング信号Ｍ１が生成されると共に、記憶装置
スタート・パルスMSTが生成され、更に記憶装
置使用要求保持信号MRQFが生成される。第２
サイクルでは、フリツプ・フロツプ９がセツトさ
れてリフレツシユ・サイクル信号RF２が生成さ
れると共に、フリツプ・フロツプ６がセツトされ
て中間タイミング信号Ｍ２が生成される。第３サ
イクルでは、フリツプ・フロツプ１０がセツトさ
れてリフレツシユ・サイクル信号RF３が生成さ
れる。また、第３サイクル開始時では、フリツ
プ・フロツプ６のリセツト端子の信号はRF２に
より論理「０」となるので、フリツプ・フロツプ
６の出力は変化せず、中間タイミング信号Ｍ２は
持続される。第４サイクルでは、フリツプ・フロ
ツプ１１がセツトされてリフレツシユ・サイクル
信号RF４が生成され、これと同時に再び記憶装
置スタート・パルスMSTが生成される。また、
第４サイクル開始時では、フリツプ・フロツプ６
のリセツト端子に入力される信号はRF３により
論理「０」となるので、中間タイミング信号Ｍ２
は持続される。第５サイクル開始時では、フリツ
プ・フロツプ６のリセツト端子に入力される信号
は論理「０」であるので、中間タイミング信号Ｍ
２は保持される。第６サイクル開始時では、フリ
ツプ・フロツプ６はリセツトされ、その出力は論
理「１」から論理「０」に変化する。この結果、
フリツプ・フロツプ７がセツトされ、終了タイミ
ング信号Ｍ３が演算装置１へ通知される。読出し
アクセスの場合、終了タイミング信号Ｍ３を受信
すると、演算装置１は読出しデータを取込む。
低速の記憶装置部３―Ｂに対する記憶装置使用
要求信号MRQとリフレツシユ要求信号RFRQと
が同時に生成された場合には、そのタイムチヤー
トを図示しないが、次のようになる。即ち、第２
回目の記憶装置スタート・パルスが送出される
と、記憶装置Ｂ使用中信号MCYBが生成されるこ
とにより第６サイクル開始時では、フリツプ・フ
ロツプ６のリセツト端子に入力される信号が論理
「０」であるので、フリツプ・フロツプ６はリセ
ツトされない。しかし、第６サイクルでは、フリ
ツプ・フロツプ１２がリセツトされる。第７サイ
クルでは、フリツプ・フロツプ６の出力は論理
「１」から「０」へ変化し、フリツプ・フロツプ
７がリセツトされる。これにより、終了タイミン
グ信号Ｍ３が生成される。
要求信号MRQとリフレツシユ要求信号RFRQと
が同時に生成された場合には、そのタイムチヤー
トを図示しないが、次のようになる。即ち、第２
回目の記憶装置スタート・パルスが送出される
と、記憶装置Ｂ使用中信号MCYBが生成されるこ
とにより第６サイクル開始時では、フリツプ・フ
ロツプ６のリセツト端子に入力される信号が論理
「０」であるので、フリツプ・フロツプ６はリセ
ツトされない。しかし、第６サイクルでは、フリ
ツプ・フロツプ１２がリセツトされる。第７サイ
クルでは、フリツプ・フロツプ６の出力は論理
「１」から「０」へ変化し、フリツプ・フロツプ
７がリセツトされる。これにより、終了タイミン
グ信号Ｍ３が生成される。
以上の説明から明らかなように、本発明の記憶
装置のアクセス方式は、 (1) 中間タイミング信号の時間幅を調整するだけ
で、記憶素子のアクセス時間の相違又はメモ
リ・アクセス要求とリフレツシユ要求の競合に
基づく終了タイミングの相違に対処することが
出来ること、 (2) 要求元装置では、開始タイミング、終了タイ
ミングだけを見るだけで良く、記憶素子の違
い、リフレツシユの有無を意識する必要がない
ので全体のメモリ・アクセス制御が簡単なこ
と、 (3) 要求元装置と記憶装置間のインタフエイスが
簡略化されること、 などの効果を奏することが出来る。
装置のアクセス方式は、 (1) 中間タイミング信号の時間幅を調整するだけ
で、記憶素子のアクセス時間の相違又はメモ
リ・アクセス要求とリフレツシユ要求の競合に
基づく終了タイミングの相違に対処することが
出来ること、 (2) 要求元装置では、開始タイミング、終了タイ
ミングだけを見るだけで良く、記憶素子の違
い、リフレツシユの有無を意識する必要がない
ので全体のメモリ・アクセス制御が簡単なこ
と、 (3) 要求元装置と記憶装置間のインタフエイスが
簡略化されること、 などの効果を奏することが出来る。
第１図は本発明の１実施例のブロツク図、第２
図および第３図は第１図の実施例の動作を説明す
るタイムチヤート、第４図および第５図はより詳
細なタイムチヤートである。 １……演算装置、２……記憶制御装置、３―Ａ
……高速のダイナミツク形記憶装置部、３―Ｂ…
…低速のダイナミツク形記憶装置部、４ないし１
２……マスタ・スレープ方式のＪ―Ｋフリツプ・
フロツプ、１３ないし１５……AND回路、１６
ないし１８……OR回路、１９……NOT回路、
MRQ……記憶装置使用要求信号、Ｍ１……開始
タイミング信号、Ｍ２……中間タイミング信号、
Ｍ３……終了タイミング信号、MRQF……記憶
装置使用要求保持信号、MST……記憶装置スタ
ート・パルス、RFRQ……リフレツシユ要求信
号、RFST……リフレツシユ・スタートパルス、
MCYB……記憶装置部Ｂ使用中信号、RF１ない
しRF４……リフレツシユ・サイクル信号。
図および第３図は第１図の実施例の動作を説明す
るタイムチヤート、第４図および第５図はより詳
細なタイムチヤートである。 １……演算装置、２……記憶制御装置、３―Ａ
……高速のダイナミツク形記憶装置部、３―Ｂ…
…低速のダイナミツク形記憶装置部、４ないし１
２……マスタ・スレープ方式のＪ―Ｋフリツプ・
フロツプ、１３ないし１５……AND回路、１６
ないし１８……OR回路、１９……NOT回路、
MRQ……記憶装置使用要求信号、Ｍ１……開始
タイミング信号、Ｍ２……中間タイミング信号、
Ｍ３……終了タイミング信号、MRQF……記憶
装置使用要求保持信号、MST……記憶装置スタ
ート・パルス、RFRQ……リフレツシユ要求信
号、RFST……リフレツシユ・スタートパルス、
MCYB……記憶装置部Ｂ使用中信号、RF１ない
しRF４……リフレツシユ・サイクル信号。
Claims (1)
- 【特許請求の範囲】 １ メモリ・リフレツシユを必要とするアクセス
時間が短い記憶装置部３―Ａとメモリ・リフレツ
シユを必要とするアクセス時間の長い記憶装置部
３―Ｂを有する記憶装置と、 該記憶装置を制御する記憶制御装置２と、メモ
リ・アクセス要求元と を備えるデータ処理システムにおいて、 上記記憶制御装置２は、 メモリ・アクセスの開始を指示する開始タイミ
ング信号Ｍ１を生成する開始タイミング信号生成
手段５と、 上記開始タイミング信号Ｍ１が生成されたこと
を条件にして中間タイミング信号Ｍ２を生成する
中間タイミング信号生成手段６と、 中間タイミング信号が終了したことを条件にし
て終了タイミング信号Ｍ３を生成する終了タイミ
ング信号生成手段７と、 上記中間タイミング信号生成手段６を制御する
中間タイミング制御手段１６，１９と、 記憶装置からのメモリ・リフレツシユ要求
RFRQを契機として記憶装置がリフレツシユ・サ
イクル中であることを示すリフレツシユ・サイク
ル信号（RF１ないしRF４を生成するリフレツシ
ユ・サイクル信号生成手段（８ないし１１）と を具備し、 且つ上記中間タイミング信号制御手段１６，１
９は、アクセス時間の長い記憶装置部３―Ｂがア
クセスされる場合には、上記中間タイミング信号
Ｍ２の時間幅が長くなるように上記中間タイミン
グ信号生成手段６を制御すると共に、記憶装置で
メモリ・リフレツシユが行われている場合には、
リフレツシユ・サイクルが終了するまで上記中間
タイミング信号Ｍ２が延長されるように上記中間
タイミング信号生成手段６を制御するように構成
されていること を特徴とする記憶装置アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4387378A JPS54136237A (en) | 1978-04-14 | 1978-04-14 | Memory unit access system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4387378A JPS54136237A (en) | 1978-04-14 | 1978-04-14 | Memory unit access system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54136237A JPS54136237A (en) | 1979-10-23 |
| JPS6214864B2 true JPS6214864B2 (ja) | 1987-04-04 |
Family
ID=12675807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4387378A Granted JPS54136237A (en) | 1978-04-14 | 1978-04-14 | Memory unit access system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54136237A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209606A (ja) * | 1986-02-17 | 1987-09-14 | Fujitsu Ltd | 主記憶装置タイミング作成方式 |
| JPH04230508A (ja) * | 1990-10-29 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | 低電力消費メモリ装置 |
-
1978
- 1978-04-14 JP JP4387378A patent/JPS54136237A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54136237A (en) | 1979-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3108080B2 (ja) | アクセス制御回路装置 | |
| JPS6214864B2 (ja) | ||
| JP2624388B2 (ja) | Ｄｍａ装置 | |
| JPH0115900B2 (ja) | ||
| JP3367736B2 (ja) | プログラマブルコントローラ | |
| JPS63191397A (ja) | 情報処理装置 | |
| JPS6138476B2 (ja) | ||
| JP2570900B2 (ja) | アクセス制御装置及びアクセス制御方法 | |
| JPH0324698B2 (ja) | ||
| JP2912090B2 (ja) | タイムスロットインタチェンジ回路 | |
| JP2625288B2 (ja) | バッファメモリアクセスシステム | |
| JPH0675905A (ja) | バス変換方式 | |
| JPH03214944A (ja) | サイクリック伝送型自己診断装置 | |
| JPH0520165A (ja) | システムバス制御装置 | |
| JPH04312138A (ja) | トレースデータ格納方式 | |
| JPH02127891A (ja) | デジタル回線使用中制御回路 | |
| JPH01307998A (ja) | Ｄｒａｍコントローラ | |
| JPH07306825A (ja) | Ｄｍａコントローラ | |
| JPH0797814B2 (ja) | メモリ制御装置 | |
| JPH05298177A (ja) | 主記憶回路アクセス制御方式 | |
| JPS6329854A (ja) | デユアルポ−トメモリのアクセス制御回路 | |
| JPH08147213A (ja) | メモリ装置 | |
| JPS58118089A (ja) | メモリ制御方式 | |
| JPH0527944A (ja) | データ書き込み・送出装置 | |
| JPS63217458A (ja) | ダイレクトメモリアクセス方式 |