JPS6329854A - デユアルポ−トメモリのアクセス制御回路 - Google Patents
デユアルポ−トメモリのアクセス制御回路Info
- Publication number
- JPS6329854A JPS6329854A JP61173460A JP17346086A JPS6329854A JP S6329854 A JPS6329854 A JP S6329854A JP 61173460 A JP61173460 A JP 61173460A JP 17346086 A JP17346086 A JP 17346086A JP S6329854 A JPS6329854 A JP S6329854A
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- JP
- Japan
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- access
- control signal
- access request
- memory
- timing pulse
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- Pending
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
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- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 2
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 2
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は二つのアクセスポートを有するデュアルポート
メモリの制御回路に関し、更に詳しくは、二つのアクセ
スポートからのアクセス要求が重なった場合、最少の持
ち時間で二つのメモリアクセスが実行できるアクセス制
御回路に関する。
メモリの制御回路に関し、更に詳しくは、二つのアクセ
スポートからのアクセス要求が重なった場合、最少の持
ち時間で二つのメモリアクセスが実行できるアクセス制
御回路に関する。
〈従来の技術〉
デュアルポートメモリの第１、第２のアクセスポートに
、［２内部のプロセッサと、外部装置とを接続したもの
がある。この装置ではプ［１ｔ？ツサの種類によってメ
モリアクセスの仕方が異なって来る。第３図は、モトロ
ーラ社製の６８００系のプロセッサを使用した装置のタ
イムチャートである。クロックφ１．φ２は周期が同じ
で位相が互いに反転しているパルスである。プロセッサ
からのメモリへのアクセスは、φ２がＬのときに行われ
、この期間内で続出、書込が行われる。従って、外部装
置からのアクセスに対しては、φ２がＨのとき（Ｔ＋
）にメモリアクセスを行うことができ、サイクル・スチ
ール法が利用出来る。
、［２内部のプロセッサと、外部装置とを接続したもの
がある。この装置ではプ［１ｔ？ツサの種類によってメ
モリアクセスの仕方が異なって来る。第３図は、モトロ
ーラ社製の６８００系のプロセッサを使用した装置のタ
イムチャートである。クロックφ１．φ２は周期が同じ
で位相が互いに反転しているパルスである。プロセッサ
からのメモリへのアクセスは、φ２がＬのときに行われ
、この期間内で続出、書込が行われる。従って、外部装
置からのアクセスに対しては、φ２がＨのとき（Ｔ＋
）にメモリアクセスを行うことができ、サイクル・スチ
ール法が利用出来る。
これに対し、インテル社製８０８５型プロセツサの場合
、第４図のようなタイムチャートとなり、クロックφ３
とアクセス信号φ４とは波形が異なり、アクセス要求φ
４はクロックφ３の３／２りＯツク分の時間幅を有する
。この為、クロックのＨとＬの期間を内部装置からのメ
モリアクセスと外部装置からのメモリアクセスとに使い
分けるサイクル・スチール法は利用出来ず、内部装置か
らのアクセス要求と外部装置からのアクセス要求とが衝
突する事態が発生する。
、第４図のようなタイムチャートとなり、クロックφ３
とアクセス信号φ４とは波形が異なり、アクセス要求φ
４はクロックφ３の３／２りＯツク分の時間幅を有する
。この為、クロックのＨとＬの期間を内部装置からのメ
モリアクセスと外部装置からのメモリアクセスとに使い
分けるサイクル・スチール法は利用出来ず、内部装置か
らのアクセス要求と外部装置からのアクセス要求とが衝
突する事態が発生する。
このような衝突を避ｔプる為、外部装置からのアクセス
要求を、外部装置へのカードセレクト信号より予め検知
し、この信号を前記プロセッサに入力し、プロセッサを
ホールドして、内部！’ｌからのアクレス要求を出さな
いようにする方法が考えられる。しかしながら、この方
法では、前記カードセレクト信号の時間幅が２〜３μｓ
と、メモリへの書込、読出に必鼓な時間に比較して長く
、この間、プロセッサをホールドしてしまうことになり
、パーフォーマレスの上からｑ策でない。
要求を、外部装置へのカードセレクト信号より予め検知
し、この信号を前記プロセッサに入力し、プロセッサを
ホールドして、内部！’ｌからのアクレス要求を出さな
いようにする方法が考えられる。しかしながら、この方
法では、前記カードセレクト信号の時間幅が２〜３μｓ
と、メモリへの書込、読出に必鼓な時間に比較して長く
、この間、プロセッサをホールドしてしまうことになり
、パーフォーマレスの上からｑ策でない。
〈発明が解決しようとする問題点〉
本発明の解決しようとする技術的課題は、前記第１、第
２のアクセスポートより同時にアクセス要求が出された
ときでも、最少の待ち時間でこれら二つのメモリアクセ
スを実行できるようにすることにある。
２のアクセスポートより同時にアクセス要求が出された
ときでも、最少の待ち時間でこれら二つのメモリアクセ
スを実行できるようにすることにある。
く問題点を解決するための手段〉
本発明の構成は、メモリアクセスに必要な時間幅を有す
るタイミングパルスを発生する手段と、前記アクセスポ
ートから与えられたアクヒス（３号を前記タイミングパ
ルスに同期させる手段と、前記第１、第２のアクセスポ
ートのうち一方を常時選択し、制御信号が与えられたと
き他のアクセスポートを選択するデータセレクト手段と
、このデータセレクト手段に常時選択されているアクセ
スポートと反対のアクセスポートからアクセス要求があ
ったとき前記制御信号を発生（〕、これらアクセスポー
トからのアクセス要求が重なったとき、前記データセレ
クト手段によって常時選択されている側のメモリアクセ
ス実行後、前記タイミングパルスに合せて前記制御信号
を発生する制御信号発生回路主回路とより構成される。
るタイミングパルスを発生する手段と、前記アクセスポ
ートから与えられたアクヒス（３号を前記タイミングパ
ルスに同期させる手段と、前記第１、第２のアクセスポ
ートのうち一方を常時選択し、制御信号が与えられたと
き他のアクセスポートを選択するデータセレクト手段と
、このデータセレクト手段に常時選択されているアクセ
スポートと反対のアクセスポートからアクセス要求があ
ったとき前記制御信号を発生（〕、これらアクセスポー
トからのアクセス要求が重なったとき、前記データセレ
クト手段によって常時選択されている側のメモリアクセ
ス実行後、前記タイミングパルスに合せて前記制御信号
を発生する制御信号発生回路主回路とより構成される。
く作用〉
前記の技術手段は次のように作用する。即ち、前記デー
タセレクト手段は常時一方のアクセスポートを選択して
おり、選択されたアクセスポートからアクセス要求があ
った場合、直らにメモリアクセスが実行される。
タセレクト手段は常時一方のアクセスポートを選択して
おり、選択されたアクセスポートからアクセス要求があ
った場合、直らにメモリアクセスが実行される。
前記データセレクト手段に常時選択されているポートと
反対側のアクセスポートからアクセス要求があったとき
、他のアクセスポートからのアクセス要求と中ならなけ
れば、制御信号を発生し、前記データセレクト手段を切
換える。アクセス要求が中なったときは、前記データセ
レクト手段によって常時選択されている側からのアクセ
ス要求を浸先させ、次いで、アクセスポート切換による
影響が現れない最小単位時間（例えば、前記タイミング
パルスの１／２パルス分）経過後、前記制御信号を発生
し、前記データセレクト手段を切換える。
反対側のアクセスポートからアクセス要求があったとき
、他のアクセスポートからのアクセス要求と中ならなけ
れば、制御信号を発生し、前記データセレクト手段を切
換える。アクセス要求が中なったときは、前記データセ
レクト手段によって常時選択されている側からのアクセ
ス要求を浸先させ、次いで、アクセスポート切換による
影響が現れない最小単位時間（例えば、前記タイミング
パルスの１／２パルス分）経過後、前記制御信号を発生
し、前記データセレクト手段を切換える。
く実施例〉
以下図面従い本発明の詳細な説明する。第１図は本発明
の実施例装置を示す構成図である。図中、ＭＥＭはデュ
アルポートメモリで、２組のアクセスポートＡ、Ｂを有
する。各アクセスポートΔ、Ｂは、夫々アドレスポート
Ａ△、Ｂ△、及びデータポートＡＤ、８０を持つ。
の実施例装置を示す構成図である。図中、ＭＥＭはデュ
アルポートメモリで、２組のアクセスポートＡ、Ｂを有
する。各アクセスポートΔ、Ｂは、夫々アドレスポート
Ａ△、Ｂ△、及びデータポートＡＤ、８０を持つ。
デュアルポートメモリＭＥＭには、ランダムアクセスメ
モリＲＡＭ、データセレクト手段としてのマルチプレク
サＭＰＸ、及びデータコントロール用の双方向のパスド
ライバＤＢＡ、ＤＢＢが含まれる。
モリＲＡＭ、データセレクト手段としてのマルチプレク
サＭＰＸ、及びデータコントロール用の双方向のパスド
ライバＤＢＡ、ＤＢＢが含まれる。
内部装置としてのプロセッサＣＰＵは、チップセレクト
信＠ＣＳ、読出信号ＲＤ１＊込信号ＷＲを出力する。Ｔ
ＰＧはプロセッサＣＰＵからのクロックを分周し、メモ
リアクセスに適した時間のパルスを発生するタイミング
パルス発生手段である。
信＠ＣＳ、読出信号ＲＤ１＊込信号ＷＲを出力する。Ｔ
ＰＧはプロセッサＣＰＵからのクロックを分周し、メモ
リアクセスに適した時間のパルスを発生するタイミング
パルス発生手段である。
５ＢＵＳは外部装置が接続されるシステムバス、ＳＹＮ
は、システムバス５ＢＵＳから与えられる外部装置のア
クセス要求をタイミングパルス発生手段ＴＰＧからのタ
イミングパルスに同期させる同期手段である。
は、システムバス５ＢＵＳから与えられる外部装置のア
クセス要求をタイミングパルス発生手段ＴＰＧからのタ
イミングパルスに同期させる同期手段である。
ＣＮＴは、外部装置側のアクセスポートＡからアクセス
要求があったとき、前記データセレクト手段への制御（
１信号を発生ずる＄り御信号発生回路で、この回路には
、アンド回路ＡＮＤ１．ＡＮＤ２、ナンド回路ＮＡＮＤ
３、並びに７リツプ７０ツブＦＦ１が含まれる。
要求があったとき、前記データセレクト手段への制御（
１信号を発生ずる＄り御信号発生回路で、この回路には
、アンド回路ＡＮＤ１．ＡＮＤ２、ナンド回路ＮＡＮＤ
３、並びに７リツプ７０ツブＦＦ１が含まれる。
このように構成された装置の動作について、第２図のタ
イムチャートに従い説明を行う。第２図において、ａは
プロセッサＣＰＵがらのクロックパルス、ｂはクロック
パルスａを分周したタイミングパルスで、デュアルポー
トメモリＭＥＭへのｐ１込、続出に必要な時間幅を有す
る（本実施例では１／２パルスを使って古込、或は続出
が行われる。）。Ｃは外部装置からアクセス要求があっ
たときの同期手段ＳＹＮの出力パルスで、タイミングパ
ルスｂの倍の時間幅を持ち、同期手段ＳＹＨの遅延でタ
イミングパルスｂより位相が遅れたパルスとなっている
。
イムチャートに従い説明を行う。第２図において、ａは
プロセッサＣＰＵがらのクロックパルス、ｂはクロック
パルスａを分周したタイミングパルスで、デュアルポー
トメモリＭＥＭへのｐ１込、続出に必要な時間幅を有す
る（本実施例では１／２パルスを使って古込、或は続出
が行われる。）。Ｃは外部装置からアクセス要求があっ
たときの同期手段ＳＹＮの出力パルスで、タイミングパ
ルスｂの倍の時間幅を持ち、同期手段ＳＹＨの遅延でタ
イミングパルスｂより位相が遅れたパルスとなっている
。
ｄ１〜ｄ３はプロセッサＣＰＵがらのアクセス要求（チ
ップセレクト信号Ｃ８）で、各々タイミングパルスｂの
１／２パルス分ずつ位相がずれている。ｅＩ＋”２はフ
リップ・フロップＦＦ１からマルチプレクサＭＰＸへ与
えられる制御信号で、このうちｅｌは内部装置からのア
クヒス要求と外部装置からのアクセス要求とが重ならな
かったときの制御信号、ｅ２は重なったときの制御信号
である。この制御信号はＨのとき、プロセッサＣＰＵ側
のアクセスポートＢが選択され、Ｌのときアクセスポー
トＡが選択される。
ップセレクト信号Ｃ８）で、各々タイミングパルスｂの
１／２パルス分ずつ位相がずれている。ｅＩ＋”２はフ
リップ・フロップＦＦ１からマルチプレクサＭＰＸへ与
えられる制御信号で、このうちｅｌは内部装置からのア
クヒス要求と外部装置からのアクセス要求とが重ならな
かったときの制御信号、ｅ２は重なったときの制御信号
である。この制御信号はＨのとき、プロセッサＣＰＵ側
のアクセスポートＢが選択され、Ｌのときアクセスポー
トＡが選択される。
マルチプレクサＭＰＸは外部装置からのアクセス要求が
ない状態では第１図に示すように、アクセスポートＢを
選択している。この状態でプロセッサＣＰＬＩからアク
セス要求ｄ、〜ｄ、のいずれかが加えられた場合、これ
に基づきメモリへの書込、読出が行われる。
ない状態では第１図に示すように、アクセスポートＢを
選択している。この状態でプロセッサＣＰＬＩからアク
セス要求ｄ、〜ｄ、のいずれかが加えられた場合、これ
に基づきメモリへの書込、読出が行われる。
プロセッサＣＰＵからのアクセス要求がない状態で、外
部装置からのアクセス要求Ｃがあった場合、プロセッサ
ＣＰＵからのアクセス要求ｄ、〜ｄ３はいずれちＨであ
りアンド回路ＡＮＤ１の出力はタイミングパルスｂの状
態に関係なくしとなる。また、アンド回路ＡＮＤ２の二
つの入力は共にＬであり、この回路の出力はＨとなる。
部装置からのアクセス要求Ｃがあった場合、プロセッサ
ＣＰＵからのアクセス要求ｄ、〜ｄ３はいずれちＨであ
りアンド回路ＡＮＤ１の出力はタイミングパルスｂの状
態に関係なくしとなる。また、アンド回路ＡＮＤ２の二
つの入力は共にＬであり、この回路の出力はＨとなる。
フリップ・フロップＦＦの出力はＨであり、この結果、
ナンド回路ＮＡＮＤ３の出力はＬとなり、フリップ・フ
ロップＦＦより第２図ｅｌの制御信号を発生する。
ナンド回路ＮＡＮＤ３の出力はＬとなり、フリップ・フ
ロップＦＦより第２図ｅｌの制御信号を発生する。
これにより、マルチプレクサＭＰＸが切換えられ、アク
セスポート△が選択され、バスドライバＤＢＡ、ＤＢＢ
が切替わり、外部装置からメモリＲＡＭへの書込、続出
が行われる。
セスポート△が選択され、バスドライバＤＢＡ、ＤＢＢ
が切替わり、外部装置からメモリＲＡＭへの書込、続出
が行われる。
メモリの古込、続出はＩＩ ＩＩ信号ｅｌの立ち下がり
、立ち上がりを利用している。外部装置からのアクセス
要求と、プロセッサＣＰＵからのアクセス要求とが重な
ったとき、第２図ｄ２のアクセス要求と第２図ｅ！の制
ｗ ＋８号とは立ち上がりが同じタイミングとなるため
衝突が起こる。
、立ち上がりを利用している。外部装置からのアクセス
要求と、プロセッサＣＰＵからのアクセス要求とが重な
ったとき、第２図ｄ２のアクセス要求と第２図ｅ！の制
ｗ ＋８号とは立ち上がりが同じタイミングとなるため
衝突が起こる。
これを避ける為、本発明ではプロセッサＣＰＵからのア
クセス要求ｄ２を濁先させ、タイミング・パルスｂの１
／２パルス分ずらせて制御信号 ｅ２を発生させるよう
にしている。
クセス要求ｄ２を濁先させ、タイミング・パルスｂの１
／２パルス分ずらせて制御信号 ｅ２を発生させるよう
にしている。
即ち、プロセッサＣＰＵからアクセス要求ｄ２は、外部
装置からのアクセス要求Ｃに優先して与えられ、メモリ
への書込、続出が優先して行われる。アクセス要求ｄ２
がＬ→Ｈに変ると、この時点で外部装置からのアクセス
要求Ｃは未だしである為、前記した、プロセッサＣＰＵ
からのアクセス要求がない状態で外部装置からのアクセ
ス要求があったときの論理で、制し０（ε号ｅ２がタイ
ミング・パルスｂの１／２パルス分ずらされて発生する
。
装置からのアクセス要求Ｃに優先して与えられ、メモリ
への書込、続出が優先して行われる。アクセス要求ｄ２
がＬ→Ｈに変ると、この時点で外部装置からのアクセス
要求Ｃは未だしである為、前記した、プロセッサＣＰＵ
からのアクセス要求がない状態で外部装置からのアクセ
ス要求があったときの論理で、制し０（ε号ｅ２がタイ
ミング・パルスｂの１／２パルス分ずらされて発生する
。
く発明の効果〉
本発明によれば、前記内部装置と外部装置とより同時に
アクセス要求が出されたとき、最少の侍ルチブレクサ、
ＲＡＭ・・・ランダムアクセスメモ９３１図
アクセス要求が出されたとき、最少の侍ルチブレクサ、
ＲＡＭ・・・ランダムアクセスメモ９３１図
Claims (1)
- 第１、第２の二組のアクセスポートを有し、二方向か
らのアクセス要求に対しメモリへのアクセスを選択的に
実行するアクセス制御回路において、メモリアクセスに
必要な時間幅を有するタイミングパルスを発生する手段
と、前記アクセスポートから与えられたアクセス信号を
前記タイミングパルスに同期させる手段と、前記第１、
第２のアクセスポートのうち一方を常時選択し、制御信
号が与えられたとき他のアクセスポートを選択するデー
タセレクト手段と、このデータセレクト手段に常時選択
されているアクセスポートと反対のアクセスポートから
アクセス要求があったとき前記制御信号を発生し、これ
らアクセスポートからのアクセス要求が重なったとき、
前記データセレクト手段によって常時選択されている側
のメモリアクセス実行後、前記タイミングパルスに合せ
て前記制御信号を発生する制御信号発生回路とを具備し
、二方向からのアクセス要求が重なったとき最少の持ち
時間でメモリアクセスを行えるようにしたことを特徴と
するデユアルポートメモリのアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173460A JPS6329854A (ja) | 1986-07-23 | 1986-07-23 | デユアルポ−トメモリのアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173460A JPS6329854A (ja) | 1986-07-23 | 1986-07-23 | デユアルポ−トメモリのアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329854A true JPS6329854A (ja) | 1988-02-08 |
Family
ID=15960883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61173460A Pending JPS6329854A (ja) | 1986-07-23 | 1986-07-23 | デユアルポ−トメモリのアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432218B1 (ko) * | 2001-07-28 | 2004-05-22 | 삼성전자주식회사 | 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 |
-
1986
- 1986-07-23 JP JP61173460A patent/JPS6329854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432218B1 (ko) * | 2001-07-28 | 2004-05-22 | 삼성전자주식회사 | 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 |
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