JP3299564B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速にデータ出力を行
なうインターリーブ方式を用いたメモリ装置に関する。

【０００２】

【従来の技術】近年、データ処理の高速化が要求されて
いるがこれを実現するにはメモリの高速読み出しが必要
となる。しかしながらメモリの読み出しにはサイクルタ
イムタイムＴｃと呼ばれる時間を必要とするため高速化
は容易ではない。そこでメモリ高速読み出しを実現する
ため、メモリインターリーブと呼ばれる方式が考案され
ている。メモリインターリーブは、データバス幅のｎ倍
のアクセスデータ幅を持つメモリをｎ個のバンクに分け
た構成により、データアドレスが連続する場合にはサイ
クルタイムタイムをＴｃ／ｎに高速化する方式である
（参考文献、例えば「電子情報通信ハンドブック」１６
６７頁、１９９８年オーム社発行）。

【０００３】図３６は、このメモリインターリーブ方式
のメモリ装置を２つ用意し２つのデータ間で演算を行な
う演算装置の例を示す。３０１はインターリーブ方式を
採用し、偶数アドレス側の記憶領域がバンク０に、奇数
アドレス側の記憶領域がバンク１に割当てられた第１の
メモリ、３０２は同様にバンク割当てされた第２のメモ
リ、３０３は２つのデータを入力とし演算を行なう演算
器、３０４は第１のメ─リ３０１と演算器３０３を結ぶ
第１のバス、３０５は第２のメモリと演算器３０３を結
ぶ第２のバスである。

【０００４】図３７は、第１のメモリ３０１、第２のメ
モリ３０２の出力データ、及び演算器３０３の入力デー
タの様子を示す図である。第１、第２のメモリの出力は
それぞれ、バンク０及びバンク１が１つのサイクルタイ
ム内に同時に読み出される。読み出されたデータは、第
一のバス上には指定されたアドレスに従って１つずつ出
力される。たとえば、初めにアドレス2n番地が指定され
ると、そのサイクルタイム内に2n番地と2n+1番地とが同
時に読み出され、次に2n+1番地が指定されると、既に読
み出されたデータを出力するだけなのでサイクルタイム
が不要となり高速に読み出されことになる。演算器３０
３での演算は、第１、第２のバス３０４、３０５を介し
て入力されるデータに対して行われる。

【０００５】以上のように構成された従来のメモリ装置
について、その動作を図３６、図３６を用いて説明す
る。図３７の動作は、第１のメモリ３０１と第２のメモ
リ３０２との間で、第１のメモリ３０１から読み出され
た 2n,2n+1,2n+2,・・・番地のデータと、第２のメモリ
３０３から読み出された 2m,2m+1,2m+2,・・・番地のデ
ータとを順に演算していく場合を示している。

【０００６】第１のメモリ３０１のバンク０からは2n,2
n+2,2n+4, ・・・といった偶数番地データが、バンク１
からは2n+1,2n+3,2n+5, ・・・といった奇数番地データ
が連続して出力される。このとき、バンク０とバンク１
のデータは、 (2nと2n+1), (2n+2と2n+3), (2n+4と2n+
5), (2n+6と2n+7), (2n+8と2n+9),・・・番地のデータ
２つずつが１サイクルタイムで同時に読み出される。第
２のメモリ３０２も同様である。

【０００７】そして、第１のメモリのデータは第１のバ
ス３０４を経由して、第２のメモリのデータは第２のバ
ス３０５を経由して演算器３０３に入力される。演算器
３０３は、図３７に示すように第１のメモリと第２のメ
モリの間で、2nと2m, 2n+1とm+1,2n+2と2m+2, 2n+3と2m
+3, ・・・番地のデータ間の演算を１／２サイクルタイ
ム毎に連続して実行することができる。これにより、本
来のメモリ素子のサイクルタイムの２倍の速度で演算を
実行することが可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら従来技術
によれば、メモリ間のデータを連続して演算するとき、
一方のメモリの１サイクルタイム内に同時に読み出した
データと、他方のメモリの１サイクルタイム内に同時に
読み出したデータとを相互に演算する場合でなければ、
１／２サイクルタイム毎の高速な連続演算が実現できな
いという問題点があった。

【０００９】この例を図３８に示す。図３８は、第１の
メモリ３０１と第２のメモリ３０２との間で、第１のメ
モリ３０１から読み出された 2n,2n+1,2n+2,・・・番地
のデータと、第２のメモリ３０３から読み出された2m+
1,2m+2,2m+3, ・・・番地のデータとを順に演算してい
く場合を示している。演算器３０３は、まず、第１のメ
モリ３０１のバンク１出力である2n番地の出力と第２の
メモリ３０２のバンク０出力である2m+1番地の出力との
間で演算することができるが、これに続いて、第１のメ
モリ３０１のバンク１出力である2n+1番地の出力と第２
のメモリ３０２のバンク０出力である2m+2番地の出力と
の間で演算することはできない。というのは、第２のメ
モリ３０２のバンク０出力である2m+2番地は、最初のメ
モリアクセスで2m+1番地と同時に読み出されていないか
らである。このように、演算器３０３は、図３８に示す
ように１／２メモリサイクル毎に連続して演算すること
ができない。もっとも実際には、演算器３０３は、図示
していないが１メモリサイクル毎に演算することにな
る。この場合、１メモリサイクル毎に演算するのであれ
ば、インターリーブ方式は無用の装置といわなければな
らない。

【００１０】本発明は上記問題点に鑑み、２つのメモリ
間で連続アドレスであれば、サイクルタイムタイムの１
／２の時間で連続して演算できるようにデータを出力す
るメモリ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記問題点を解決するた
めに本発明は、

【００１２】インターリーブ方式を用いたメモリ装置で
あって、偶数番地の記憶領域であるバンク０と奇数番地
の記憶領域であるバンク１からなり、これらが同時に出
力する第１の記憶手段と、第１の記憶手段の出力のどち
らか一方を、１／２メモリサイクルタイム遅延させる第
１の遅延手段と、第１の記憶手段のバンク０の出力、バ
ンク１の出力、第１の遅延手段の出力のうちから、いず
れか１つを選択する第１の選択手段と、偶数番地の記憶
領域であるバンク０と奇数番地の記憶領域であるバンク
１からなり、これらが同時に出力する第２の記憶手段
と、第２の記憶手段の出力のどちらか一方を、１／２メ
モリサイクルタイム遅延させる第２の遅延手段と、第２
の記憶手段のバンク０の出力、バンク１の出力、第２の
遅延手段の出力のうちから、いずれか１つを選択する第
２の選択手段と、第１の選択手段が第１のメモリのアド
レス昇順又は降順にデータを出力し、かつ、第２の選択
手段が第２のメモリのアドレス昇順又は降順にデータを
出力する制御を行う制御部とを備え、第１及び第２のメ
モリへのアクセス開始時のアドレス最下位ビット、両メ
モリに対するアクセス方向信号に基いて、第１のメモリ
または第２のメモリ間で１／２サイクルタイム遅延さ
せ、１／２サイクルタイム毎に連続して演算する構成と
なっている。

【００１３】さらに、前記第１の遅延手段は、第１のメ
モリのバンク０の出力、バンク１の出力のうちから、い
ずれか一方を選択する第１のマルチプレクサ回路と、第
１のマルチプレクサの出力を、１／２メモリサイクルタ
イム遅延させる第１のラッチ回路からなり、前記第２の
遅延手段は、第２のメモリのバンク０の出力、バンク１
の出力のうちから、いずれか一方を選択する第２のマル
チプレクサ回路と、第２のマルチプレクサの出力を、１
／２メモリサイクルタイム遅延させる第２のラッチ回路
からなり、前記制御部は、第１の記憶手段へのアクセス
開始時のアドレス信号の最下位ビット、第２の記憶手段
へのアクセス開始時のアドレス信号の最下位ビット、第
１の記憶手段に対しアドレス昇順で連続アクセスするの
かアドレス降順で連続アクセスするのかを示す第１のア
クセス方向信号、及び前記第２の記憶手段に対しアドレ
ス昇順で連続アクセスするのかアドレス降順で連続アク
セスするのかを示す第２のアクセス方向信号とが入力さ
れ、これに基づいて１／２メモリサイクル毎に第１及び
第２のマルチプレクサの出力切り換えを制御する構成で
あってもよい。

【００１４】また、インターリーブ方式を用いたメモリ
装置であって、偶数番地の記憶領域であるバンク０と奇
数番地の記憶領域であるバンク１からなり、これらが同
時に出力する第１の記憶手段と、第１の記憶手段のバン
ク０の出力、バンク１の出力のうちから、いずれか１つ
を選択する第１の選択手段と、偶数番地の記憶領域であ
るバンク０と奇数番地の記憶領域であるバンク１からな
り、これらが同時に出力する第２の記憶手段と、第２の
記憶手段のバンク０の出力、バンク１の出力のうちか
ら、いずれか１つを選択する第２の選択手段と、第１の
記憶手段のバンク０の出力、バンク１の出力、第２の記
憶手段のバンク０の出力、バンク１の出力のうちから、
いずれか１つを１／２メモリサイクルタイム遅延させる
遅延手段と、第１の選択手段の出力、第２の選択手段の
出力、遅延手段の出力のうちから、いずれか２つを選択
する第３の選択手段と、第３の選択手段の出力の一方
が、第１のメモリのアドレス昇順又は降順にデータを出
力するよう制御し、かつ、他方の出力が、第２のメモリ
のアドレス昇順又は降順にデータを出力する制御を行う
制御手段とを備え第１及び第２のメモリへのアクセス開
始時のアドレス最下位ビット、両メモリに対するアクセ
ス方向信号に基いて、第１のメモリまたは第２のメモリ
間で１／２サイクルタイム遅延させ、１／２サイクルタ
イム毎に連続して演算する構成である。

【００１５】さらに、前記遅延手段は、第１の選択手段
の出力、第２の選択手段の出力のうち、いずれか１つを
選択する第１のマルチプレクサ回路と、第１のマルチプ
レクサ回路の出力を１／２メモリサイクルタイム遅延さ
せて、出力するレジスタ回路とからなり、前記第３の選
択手段は、第１の選択手段の出力、レジスタ回路の出力
のうちから、いずれか１つを選択する第２のマルチプレ
クサと、第２の選択手段の出力、レジスタ回路の出力の
うちから、いずれか１つを選択する第３のマルチプレク
サからなり、前記制御部は、第１の記憶手段へのアクセ
ス開始時のアドレス信号の最下位ビット、第２の記憶手
段へのアクセス開始時のアドレス信号の最下位ビット、
第１の記憶手段に対しアドレス昇順で連続アクセスする
のかアドレス降順で連続アクセスするのかを示す第１の
アクセス方向信号、前記第２の記憶手段に対しアドレス
昇順で連続アクセスするのかアドレス降順で連続アクセ
スするのかを示す第２のアクセス方向信号とが入力さ
れ、これに基づいて第１、第２及び第３のマルチプレク
サを制御する構成であってもよい。

【００１６】

【作用】

【００１７】請求項１にかかる発明によれば、第１の
（第２の）遅延手段は、第１の（第２の）記憶手段の出
力のどちらか一方を、１／２メモリサイクルタイム遅延
させる。第１の（第２の）選択手段は、第１の（第２
の）記憶手段のバンク０の出力、バンク１の出力、第１
の（第２の）遅延手段の出力のうちから、いずれか１つ
を選択する。制御部は、第１および第２の記憶手段にお
いて連続したアドレス領域を同時に読み出していく場合
に、第１および第２の遅延手段が保持したアクセスデー
タを必要に応じて次のアクセス時に出力させる。これに
より、第１の選択手段は第１のメモリのアドレス昇順又
は降順に、かつ、第２の選択手段は第２のメモリのアド
レス昇順又は降順に、１／２サイクルタイム毎に連続し
てデータを出力する。

【００１８】請求項３にかかる発明によれば、遅延手段
は、請求項１の第１及び第２の遅延手段と同じ役割を果
たす。というのは、第１及び第２の記憶手段から連続し
たアドレス領域を同時に読み出していく場合、請求項１
の第１及び第２の遅延手段は、実際にはどちらか１つが
排他的に使用され、両方とも同時に使用されることはな
いからである。そこで、１つの遅延手段により再構成し
たのが請求項３である。

【００１９】

【実施例】以下本発明のメモリ装置の実施例について図
面を用いて説明する。図１は本発明の第１の実施例にお
けるメモリ装置の構成図を示す。１０１は、偶数アドレ
ス側がバンク０に、奇数アドレス側がバンク１に割当て
られたインターリーブ方式を採用した第１のメモリ、２
０１は同様にバンク割当てされた第２のメモリ、１０２
は第１のメモリ１０１のバンク０出力をクロックφ２の
ハイレベルで取り込む第１のラッチ、１０３は第１のメ
モリ１０１のバンク１出力をクロックφ２のハイレベル
で取り込む第２のラッチ、２０２は第２のメモリ２０１
のバンク０出力をクロックφ２のハイレベルで取り込む
第３のラッチ、２０３は第２のメモリ２０１のバンク１
出力をクロックφ２のハイレベルで取り込む第４のラッ
チ、１０４は後述の第１のマルチプレクサ１０５を制御
する第１のマルチプレクサ制御信号、１０５は第１のマ
ルチプレクサ制御信号１０４が０で第１のラッチ１０２
の出力を、１で第２のラッチ１０３の出力を選択する第
１のマルチプレクサ、１０６は第１のマルチプレクサ１
０５の出力をクロックφ１のハイレベルで取り込む第５
のラッチ、２０４は後述の第２のマルチプレクサ２０５
を制御する第２のマルチプレクサ制御信号、２０５は第
２のマルチプレクサ制御信号２０４が０で第３のラッチ
２０２の出力を、１で第４のラッチ２０３の出力を選択
する第２のマルチプレクサ、２０６は第２のマルチプレ
クサ２０５の出力をクロックφ１のハイレベルで取り込
む第６のラッチ、１０７は後述の第３のマルチプレクサ
１０８を制御する第３のマルチプレクサ制御信号、１０
８は第３のマルチプレクサ制御信号１０７が０で第５の
ラッチ１０６の出力を、１で第１のラッチ１０２の出力
を、２で第２のラッチ１０３の出力を選択する第３のマ
ルチプレクサ、２０７は後述の第４のマルチプレクサ２
０８を制御する第４のマルチプレクサ制御信号、２０８
は第４のマルチプレクサ制御信号２０７が０で第６のラ
ッチ２０６の出力を、１で第３のラッチ２０２の出力
を、２で第４のラッチ２０３の出力を選択する第４のマ
ルチプレクサ、１０９は後述の第１のバス出力部１１０
を制御する第１のバス出力部制御信号、１１０は第１の
バス出力部制御信号１０９が０で後述の第１のバス１１
１及び後述の第２のバス２１１のどちらにもその入力信
号を出力せず、１で後述の第１のバス１１１にその入力
信号を出力し、２で後述の第２のバス２１１にその入力
信号を出力する第１のバス出力部、２０９は後述の第２
のバス出力部２１０を制御する第２のバス出力部制御信
号、２１０は第２のバス出力部制御信号２０９が０で後
述の第１のバス１１１及び後述の第２のバス２１１のど
ちらにもその入力信号を出力せず、１で後述の第１のバ
ス１１１にその入力信号を出力し、２で後述の第２のバ
ス２１１にその入力信号を出力する第２のバス出力部、
１１１は第１のバス出力部１１０の出力及び第２のバス
出力部２１０の出力と後述の演算部１１２を結ぶ第１の
バス、２１１は第１のバス出力部１１０の出力及び第２
のバス出力部２１０の出力と後述の演算部１１２を結ぶ
第２のバス、１１２は第１のバス１１１及び第２のバス
２１１上のデータを入力とし、演算を行う演算部、１１
３は第１のメモリ１０１への第１のアドレス信号（但し
第１のメモリ１０１はバンク構造を採用しているので、
第１のアドレス信号１１３の最下位ビットは使用しな
い）、２１３は第２のメモリ２０１への第２のアドレス
信号（但し第２のメモリ２０１はバンク構造を採用して
いるので、第２のアドレス信号２１３の最下位ビットは
使用しない）、１１４は制御部であり、第１および第２
のメモリにおいて連続したアドレス領域を同時に読み出
していく場合に、第５および第６のラッチが保持したア
クセスデータを次のアクセス時に出力させることによっ
て、第３のマルチプレクサから第１のメモリのアドレス
昇順又は降順にデータを出力し、かつ、第４のマルチプ
レクサから第２のメモリのアドレス昇順又は降順にデー
タを出力するように制御する。

【００２０】この制御部１１４への入力信号は６つあ
り、 演算部１１２での演算開始のため第１のメモリ
１０１へ初めてアクセスを開始した時の第１のアドレス
信号１１３の最下位ビット、 同じように第２のメモ
リ２０１へ初めてアクセスを開始した時の第２のアドレ
ス信号２１３の最下位ビット、 第１のアドレス信号
１１３をインクリメントして修飾する時は０、デクリメ
ントして修飾する時は１となる第１の修飾方向信号１１
５、 第２のアドレス信号２１３をインクリメントし
て修飾する時は０、デクリメントして修飾する時は１と
なる第２の修飾方向信号２１５、 演算する場合の開
始を示す演算開始信号１１６、 装置の動作タイミン
グを規定するクロックφ１、φ２である。

【００２１】また、この制御部からの出力信号は６つあ
り、 第１のマルチプレクサ制御信号１０４、 第
２のマルチプレクサ制御信号２０４、 第３のマルチ
プレクサ制御信号１０７、 第４のマルチプレクサ制
御信号２０７、 第１のバス出力部制御信号１０９、
第２のバス出力部制御信号２０９を出力する。（こ
れらの入力信号と出力信号の関係については、図４〜図
７参照。）図３は、図１のメモリ装置で使用されるクロ
ック信号φ１、φ２を示す。クロック信号φ１、φ２は
互いに逆位相であり、このクロックの１周期が第１及び
第２のメモリのサイクルタイムに相当する。

【００２２】図４〜図７は、図１の制御部１１４の入出
力関係を示す図である。同図において、ケース欄は入力
信号の組み合わせに応じた番号を表し、サイクル欄は各
ケースにおける第１サイクルと第２サイクル以降の２つ
に分けて示し、入力欄は制御部１１４への入力信号を示
し、出力欄は入力信号に応じて出力される制御部１１４
の出力信号を示す。なお、備考欄は各ケースに対応する
タイムチャートの図面番号を示す。 図８〜図２３は、
図１の動作タイミングを示す図であり、図４〜図７の各
ケースに対応する。

【００２３】以上のように構成されたメモリ装置につい
て、以下図１、図４〜図２３を用いて、第１のメモリ１
０１の連続アドレスのデータが第１のバス１１１経由
で、第２のメモリ２０１の連続アドレスのデータが第２
のバス２１１経由で演算部１１２に送られ、それぞれの
データ間で演算される場合を例にとり、その動作を第１
のメモリ１０１、第２のメモリ２０１へのアクセスを開
始状態で分類した図４〜図７のケース１−１からケース
４−４までの１６のケースに分けて説明する。

【００２４】（ケース１−１） 第１、第２のメモリ１
０１、１０２ののアクセス開始アドレスが共に偶数で、
第１、第２のアドレス信号１１３、２１３が共にインク
リメント修飾される場合（図４のケース１−１、図８参
照）。この具体例として、第１のアドレス信号１１３及
び、第２のアドレス信号２１３は共に偶数番地である２
番地（この時アドレスの最下位ビットは０）からスター
トしインクレメントされていく場合を例に取り説明す
る。

【００２５】第１サイクルでは、第１、第２のアドレス
信号１１３、２１３は共に値２を示すので、第１、第２
のメモリ１０１、２０１においてバンク０は偶数番地で
ある２番地がアクセスされ、バンク１は奇数番地である
３番地がアクセスされる。その結果、それぞれのバンク
の出力は、図８に示すように第１サイクルのクロックφ
２で、第１のラッチ１０２、第２のラッチ１０３、第３
のラッチ２０２、第４のラッチ２０３にラッチされる。

【００２６】制御部１１４は、演算開始信号１１６が１
になると、制御信号を以下のように入出力する（図４の
ケース１−１参照）。制御部１１４への入力信号につい
ては、動作開始時の第１、第２のアドレス信号１１３、
２１３の最下位ビットは共に０であり、これらのアドレ
スがインクレメント修飾されるので第１、第２の修飾方
向信号１１５、２１５は共に０である。これらの入力信
号を受けて制御部１１４は、第３、第４のマルチプレク
サ制御信号１０７、２０７を共に、第１サイクル以降φ
１タイミングでは２、φ２タイミングでは１にして出力
する。また、制御部１１４は、第１のバス出力部制御信
号１０９を第１サイクルのφ１タイミングで０、第１サ
イクルのφ２タイミング以降で１とし、第２のバス出力
部制御信号２０９を第１サイクルのφ１タイミングで
０、第１サイクルのφ２タイミング以降で２にして出力
する。

【００２７】これら制御信号により第１サイクルのφ２
タイミング以降、第１のメモリ１０１の偶数番地の内容
は、φ２タイミングで、第１のラッチ１０２、第１のバ
ス出力部１１０を経由して第１のバス１１１に出力さ
れ、第２のメモリ２０１の偶数番地の内容は、φ２タイ
ミングで、第３のラッチ２０２、第２のバス出力部２１
０を経由して第２のバス２１１に出力され、第１のメモ
リ１０１の奇数番地の内容は、φ１タイミングで、第２
のラッチ１０３、第１のバス出力部１１０を経由して第
１のバス１１１に出力され、第２のメモリ２０１の奇数
番地の内容は、φ１タイミングで、第４のラッチ２０
３、第２のバス出力部２１０を経由して第２のバス２１
１に出力される。

【００２８】その結果、図８に示すように第１のバス１
１１、第２のバス２１１には連続してデータが流れ、演
算部１１２では連続して演算が行なうことができる。な
お、第１のアドレス信号１１３、第２のアドレス信号２
１３はアドレス修飾機構（図示せず）により、φ１タイ
ミングの立ち上がりで＋２される。 （ケース１−２） 第１、第２のメモリ１０１、１０２
のアクセス開始アドレスが共に奇数で、第１、第２のア
ドレス信号１１３、２１３が共にデクリメント修飾され
る場合（図４のケース１−２、図９参照）。

【００２９】この具体例として、第１、第２のアドレス
信号１１３、２１３が共に奇数番地である５番地からデ
クレメントされる場合を考えると、制御部１１４は図４
のケース１−２に示したように制御信号を出力する。そ
の結果、図９に示すように第１のバス１１１、第２のバ
ス２１１には連続してデータが流れ、演算部１１２で連
続して演算が行なえる。

【００３０】（ケース１−３） 第１のメモリ１０１の
アクセス開始アドレスが偶数、第２のメモリ２０１のア
クセス開始アドレスが奇数、第１のアドレス信号１１３
がインクレメント修飾、第２のアドレス信号２１３がデ
クリメント修飾される場合（図４のケース１−３、図１
０参照）。この具体例として、第１のアドレス信号１１
３が偶数番地である２番地からスタートしインクレメン
トされ、第２のアドレス信号２１３は奇数番地である５
番地からスタートしデクレメントされる場合を考える
と、制御部１１４は図４のケース１−３に示したように
制御信号を出力する。その結果図１０に示すように第１
のバス１１１、第２のバス２１１には連続してデータが
流れ、演算部１１２は連続して演算することができる。

【００３１】（ケース１−４） 第１のメモリ１０１の
アクセス開始アドレスが奇数、第２のメモリ２０１のア
クセス開始アドレスが偶数、第１のアドレス信号１１３
がデクリメント修飾、第２のアドレス信号２１３がイン
クリメント修飾される場合（図４のケース１−４、図１
１参照）。この具体例として、第１のアドレス信号１１
３が奇数番地である５番地からスタートしデクリメント
され、第２のアドレス信号２１３は偶数番地である２番
地からスタートしインクリメントされる場合を考える
と、制御部１１４は図４のケース１−４に示したように
制御信号を出力する。その結果、図１１示すように第１
のバス１１１、第２のバス２１１には連続してデータが
流れ、演算部１１２は連続して演算することができる。

【００３２】（ケース２−１） 第１、第２のメモリ１
０１、１０２のアクセス開始アドレスが共に偶数で、第
１、第２のアドレス信号１１３、２１３が共にインクリ
メント修飾される場合（図５のケース２−１、図１２参
照）。この具体例として、第１のアドレス信号１１３及
び、第２のアドレス信号２１３は共に奇数番地である３
番地（この時アドレスの最下位ビットは１）からスター
トし共にインクレメントされる場合を例に取り説明す
る。

【００３３】第１サイクルでは、第１、第２のアドレス
信号１１３、２１３は共に値３を示しているので、第
１、第２のメモリ１０１、２０１において、それぞれバ
ンク０は偶数番地である２番地がアクセスされ、バンク
１は奇数番地である３番地がアクセスされる。それぞれ
のバンクの出力は、図１２に示すように第１サイクルの
クロックφ２で、第１〜第４のラッチ１０２、１０３、
２０２、２０３にラッチされる。

【００３４】制御部１１４は、演算開始信号１１６が１
になると、制御信号を以下のように入出力する（図５の
ケース２−１参照）。制御部１１４への入力信号につい
ては、動作開始時の第１、第２のアドレス信号１１３、
２１３の最下位ビットは共に１であり、これらアドレス
はインクレメント修飾されるので第１、第２の修飾方向
信号１１５、２１５は共に０である。これらの入力信号
を受けて制御部１１４は、第３、第４のマルチプレクサ
制御信号１０７、２０７をともに、第１サイクル以降、
φ１タイミングでは２、φ２タイミングでは１にして出
力する。また、制御部１１４は、第１のバス出力部制御
信号１０９を第１サイクルで０、第２サイクル以降で１
にして出力し、第２のバス出力部制御信号２０９を第１
サイクルで０、第２サイクル以降で２にして出力する。

【００３５】これら制御信号により第２サイクルのφ１
タイミング以降、第１のメモリ１０１の奇数番地の内容
は、φ１タイミングで、第２のラッチ１０３、第１のバ
ス出力部１１０を経由して第１のバス１１１に出力さ
れ、第２のメモリ２０１の奇数番地の内容は、φ１タイ
ミングで、第４のラッチ２０３、第２のバス出力部２１
０を経由して第２のバス２１１に出力され、第１のメモ
リ１０１の偶数番地の内容は、φ２タイミングで、第１
のラッチ１０２、第１のバス出力部１１０を経由して第
１のバス１１１に出力され、第２のメモリ２０１の偶数
番地の内容は、φ２タイミングで、第３のラッチ２０
２、第２のバス出力部２１０を経由して第２のバス２１
１に出力される。

【００３６】その結果、図１３に示すように第１のバス
１１１、第２のバス２１１には連続してデータが流れ、
演算部１１２は連続して演算することができる。 （ケース２−２） 第１、第２のメモリ１０１、２０１
のアクセス開始アドレスが共に偶数で、第１、第２のア
ドレス信号１１３、２１３が共にデクリメント修飾され
る場合（図５のケース２−２、図１３参照）。

【００３７】この具体例として、第１、第２のアドレス
信号１１３、２１３が共に偶数番地である４番地からデ
クレメントされる場合を考える。制御部１１４は、図５
のケース２−２に示すように制御信号を出力する。その
結果、図１３に示すように第１、第２のバス１１１、２
１１には連続してデータが流れ、演算部１１２は連続し
て演算することができる。

【００３８】（ケース２−３） 第１のメモリ１０１の
アクセス開始アドレスが奇数、第２のメモリ２０１のア
クセス開始アドレスが偶数で、第１のアドレス信号１１
３がインクレメント修飾され、第２のアドレス信号２１
３がデクリメント修飾される場合（図５のケース２−
３、図１４参照）。この具体例として、第１のアドレス
信号１１３が奇数番地である３番地からスタートしイン
クレメントされ、第２のアドレス信号２１３が偶数番地
である４番地からスタートしデクレメントされる場合を
考える。制御部１１４は図５のケース２−３に示すよう
に制御信号を出力する。その結果、図１４に示すように
第１、第２のバス１１１、２１１には連続してデータが
流れ、演算部１１２は連続して演算することができる。

【００３９】（ケース２−４） 第１のメモリ１０１の
アクセス開始アドレスが偶数、第２のメモリ２０１のア
クセス開始アドレスが奇数、第１のアドレス信号１１３
がデクリメント修飾、第２のアドレス信号２１３がイン
クリメント修飾される場合（図５のケース２−４、図１
５参照）。この具体例として、第１のアドレス信号１１
３が偶数番地である４番地からスタートしデクリメント
され、第２のアドレス信号２１３は奇数番地である３番
地からスタートしインクリメントされる場合を考える。
制御部１１４は、図５のケース２−４に示すように制御
信号を出力する。その結果、図１５に示すように第１、
第２のバス１１１、２１１には連続してデータが流れ、
演算部１１２は連続して演算することができる。

【００４０】（ケース３−１） 第１のメモリ１０１の
アクセス開始アドレスが偶数、第２のメモリ２０１のア
クセス開始アドレスが奇数であり、第１、第２のアドレ
ス信号１１３、２１３が共にインクリメント修飾される
場合（図６のケース３−１、図１６参照）。この具体例
として、第１のアドレス信号１１３が偶数番地である２
番地からスタートしインクレメントされ、第２のアドレ
ス信号２１３は奇数番地である３番地からスタートしイ
ンクリメントされる場合を例にとり説明する。

【００４１】第１サイクルでは、第１のアドレス信号１
１３が値２を示しているので、第１のメモリ１０１にお
いてバンク０は偶数番地である２番地がアクセスされ、
バンク１は奇数番地である３番地がアクセスされる。ま
た、第２のアドレス信号２１３は値３を示しているの
で、第２のメモリ２０１においてバンク０は偶数番地で
ある２番地がアクセスされ、バンク１は奇数番地である
３番地がアクセスされる。それぞれのバンクの出力は、
図１６に示すように第１サイクルのクロックφ２で、第
１〜第４のラッチ１０２、１０３、２０２、２０３にラ
ッチされる。

【００４２】制御部１１４は、演算開始信号１１６が１
となると、以下のように制御信号を入出力する（図６の
ケース３−１、図１６参照）。制御部１１４への入力信
号としては、動作開始時の第１のアドレス信号１１３の
アドレス信号２１３の最下位ビットは０、第２のアドレ
ス信号２１３の最下位ビットは１であり、これらアドレ
スはインクレメント修飾を行なうので第１、第２の修飾
方向信号１１５、２１５は共に０である。

【００４３】これらの入力信号を受けて制御部１１４
は、第１のマルチプレクサ制御信号１０４を第１サイク
ル以降１にして出力する。この信号により第１のマルチ
プレクサ１０５は第２のラッチ１０３を選択して出力す
るので、第１のメモリ１０１のバンク１のデータは、第
２のラッチ１０３、第１のマルチプレクサ１０５を経由
して、クロックφ１のタイミングで第５のラッチ１０６
にラッチされる。また、制御部１１４は、第３のマルチ
プレクサ制御信号１０７を第１サイクル以降φ１タイミ
ングでは１、φ２タイミングでは０にして出力し、第４
のマルチプレクサ制御信号２０７を第１サイクル以降φ
１タイミングでは２、φ２タイミングでは１にして出力
し、第１のバス出力部制御信号１０９を第１サイクルで
は０、第２サイクル以降では１にして出力し、第２のバ
ス出力部制御信号２０９を第１サイクルでは０、第２サ
イクル以降で２にして出力する。

【００４４】これら制御信号により第２サイクルのφ１
タイミング以降、第１のメモリ１０１の偶数番地の内容
は、φ１タイミングで第１のラッチ１０２、第１のバス
出力部１１０を経由して第１のバス１１１に出力され、
第２のメモリ２０１の奇数番地の内容は、φ１タイミン
グで第４のラッチ２０３、第２のバス出力部２１０を経
由して第２のバス２１１に出力され、第５のラッチ１０
６の出力（その内容は第１のメモリ１０１の奇数番地の
内容）は、φ２タイミングで第１のバス出力部１１０を
経由して第１のバス１１１に出力され、第２のメモリ２
０１の偶数番地の内容は、φ２タイミングで第３のラッ
チ２０２、第２のバス出力部２１０を経由して第２のバ
ス２１１に出力される。

【００４５】その結果、図１６に示すように第１、第２
のバス１１１、２１１には連続してデータが流れ、演算
部１１２は連続して演算することができる。 （ケース３−２） 第１のメモリ１０１のアクセス開始
アドレスが奇数、第２のメモリ２０１のアクセス開始ア
ドレスが偶数であり、第１、第２のアドレス信号１１
３、２１３が共にデクリメント修飾される場合（図６の
ケース３−２、図１７参照）。

【００４６】この具体例として、第１のアドレス信号１
１３が奇数番地である５番地から、第２のアドレス信号
２１３は偶数番地である４番地からデクレメントされる
場合を考える。制御部１１４は、図６のケース３−２に
示したように制御信号を出力する。その結果、図１７に
示すように第１のバス１１１、第２のバス２１１には連
続してデータが流れ、演算部１１２は連続して演算する
ことができる。

【００４７】（ケース３−３） 第１、第２のメモリの
アクセス開始アドレスが共に偶数で、第１のアドレス信
号１１３はインクリメント修飾、第２のアドレス信号２
１３はデクリメント修飾される場合（図６のケース３−
３、図１８参照）。この具体例として、第１のアドレス
信号１１３が偶数番地である２番地からスタートしイン
クレメントされ、第２のアドレス信号２１３は偶数番地
である４番地からスタートしデクレメントされる場合を
考える。制御部１１４は、図６のケース３−３に示した
ように制御信号を出力する。その結果、図１８に示すよ
うに第１のバス１１１、第２のバス２１１には連続して
データが流れ、演算部１１２は連続して演算することが
できる。

【００４８】（ケース３−４） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に奇数、第１
のアドレス信号１１３がデクリメント修飾、第２のアド
レス信号２１３がインクリメント修飾される場合（図６
のケース３−４、図１９参照）。この具体例として、第
１のアドレス信号１１３が奇数番地である５番地からス
タートしデクリメントされ、第２のアドレス信号２１３
は奇数番地である３番地からスタートしインクリメント
される場合を考える。制御部１１４は、図６のケース３
−４に示したように制御信号を出力する。その結果、図
１９に示すように第１のバス１１１、第２のバス２１１
には連続してデータが流れ、演算部１１２は連続して演
算することができる。

【００４９】（ケース４−１） 第１のメモリ１０１の
アクセス開始アドレスが奇数、第２のメモリ２０１のア
クセス開始アドレスが偶数であり、第１のアドレス信号
１１３、第２のアドレス信号２１３が共にインクリメン
ト修飾される場合（図７のケース４−１、図２０参
照）。この具体例として、第１のアドレス信号１１３が
奇数番地である３番地から、第２のアドレス信号２１３
が偶数番地である２番地からスタートしインクリメント
される場合を例に取り説明する。

【００５０】第１サイクルでは、第１のアドレス信号１
１３は値３を示しているので、第１のメモリ１０１にお
いてバンク０は偶数番地である２番地がアクセスされ、
バンク１は奇数番地である３番地がアクセスされる。第
２のアドレス信号２１３は値２を示しているので、第２
のメモリ２０１においてバンク０は偶数番地である２番
地がアクセスされ、バンク１は奇数番地である３番地が
アクセスされる。その結果それぞれのバンクの出力は、
図２０に示すように第１サイクルのクロックφ２で第１
〜第４のラッチ１０２、１０３、２０２、２０３にラッ
チされる。

【００５１】制御部１１４は、演算開始信号１１６が１
となると以下のように制御信号を入出力する（図７のケ
ース４−１参照）。制御部１１４への入力信号について
は、動作開始時の第１のアドレス信号１１３の最下位ビ
ットは１、第２のアドレス信号２１３の最下位ビットは
０であり、これらアドレスはインクレメント修飾される
ので第１第２の修飾方向信号１１５、２１５は共に０で
ある。

【００５２】これらの入力信号を受けて制御部１１４
は、第１サイクル以降第１のマルチプレクサ制御信号２
０４を１とする。この信号により第２のマルチプレクサ
２０４は第４のラッチ２０３を選択して出力するので、
第２のメモリ２０１のバンク１のデータは、第４のラッ
チ２０３、第２のマルチプレクサ２０５を経由して、ク
ロックφ１のタイミングで第６のラッチ２０３にラッチ
される。また、制御部１１４は、第３のマルチプレクサ
制御信号１０７を第１サイクル以降φ１タイミングでは
２、φ２タイミングでは１にして出力し、第４のマルチ
プレクサ制御信号２０７を第１サイクル以降φ１タイミ
ングでは１、φ２タイミングでは０にして出力し、第１
のバス出力部制御信号１０９を第１サイクルでは０、第
２サイクル以降では１にして出力し、第２のバス出力部
制御信号２０９を第１サイクルでは０、第２サイクル以
降で２にして出力する。

【００５３】これら制御信号により第２サイクルのφ１
タイミング以降、第１のメモリ１０１の奇数番地の内容
は、φ１タイミングで第２のラッチ１０３、第１のバス
出力部１１０を経由して第１のバス１１１に出力され、
第２のメモリ２０１の偶数番地の内容は、φ１タイミン
グで第３のラッチ２０２、第２のバス出力部２１０を経
由して第２のバス２１１に出力され、第１のメモリ１０
１の偶数番地の内容は、φ２タイミングで第１のラッチ
１０２、第１のバス出力部１１０を経由して第１のバス
１１１に出力され、第６のラッチ２０６の出力が（その
内容は第２のメモリ２０１の奇数番地の内容）、φ２タ
イミングで第２のバス出力部２１０を経由して第２のバ
ス２１１に出力される。

【００５４】その結果、図２０に示すように第１のバス
１１１、第２のバス２１１には連続してデータが流れ、
演算部１１２は連続して演算することができる。 （ケース４−２） 第１のメモリ１０１のアクセス開始
アドレスが偶数、第２のメモリ２０１のアクセス開始ア
ドレスが奇数であり、第１のアドレス信号１１３、第２
のアドレス信号２１３共にデクリメント修飾される場合
（図７のケース４−２、図２１参照）。

【００５５】この具体例として、第１のアドレス信号１
１３が偶数番地である４番地から、第２のアドレス信号
２１３は奇数番地である５番地からデクレメントされる
場合を考える。制御部１１４は、図７のケース４−２に
示したように制御信号を出力する。その結果、図２１に
示すように第１のバス１１１、第２のバス２１１には連
続してデータが流れ、演算部１１２は連続して演算する
ことができる。

【００５６】（ケース４−３） 第１、第２のメモリ１
０１、１０２のアクセス開始アドレスが共に奇数で、第
１のアドレス信号１１３はインクリメント修飾、第２の
アドレス信号２１３はデクリメント修飾される場合（図
７のケース４−３、図２２参照）。この具体例として、
第１のアドレス信号１１３が奇数番地である３番地から
スタートしインクレメントされ、第２のアドレス信号２
１３は奇数番地である５番地からスタートしデクレメン
トされる場合を考える。制御部１１４は、図７のケース
４−３に示したように制御信号を出力する。その結果図
２２に示すように第１のバス１１１、第２のバス２１１
には連続してデータが流れ、演算部１１２は連続して演
算することができる。

【００５７】（ケース４−４）第１、第２のメモリ１０
１、２０１のアクセス開始アドレスが共に偶数、第１の
アドレス信号１１３がデクリメント修飾、第２のアドレ
ス信号２１３がインクリメント修飾される場合（図７の
ケース４−４、図２３参照）。この具体例として、第１
のアドレス信号１１３が偶数番地である４番地からスタ
ートしデクリメントされ、第２のアドレス信号２１３は
偶数番地である２番地からスタートしインクリメントさ
れる場合を考える。制御部１１４は、図７のケース４−
４に示したように制御信号を出力する。その結果、図２
３に示すように第１のバス１１１、第２のバス２１１に
は連続してデータが流れ、演算部１１２は連続して演算
することができる。

【００５８】以上のように本実施例によれば、第５のラ
ッチにて第１のメモリ１０１の出力を、第６のラッチに
て第２のメモリ２０１の出力をそれぞれ１／２サイクル
タイム遅延させ、制御部１１４にて動作開始時の第１の
アドレス信号１１３の最下位ビット、動作開始時の第２
のアドレス信号２１３の最下位ビット、第１の修飾方向
信号１１５、第２の修飾方向信号２１５、演算開始信号
１１６の情報から、第１のマルチプレクサ、第２のマル
チプレクサ、第３のマルチプレクサ、第４のマルチプレ
クサを制御することによって、第１のメモリ１０１出力
及び第２のメモリ２０１出力の演算部１１２への供給を
１／２サイクルタイム単位で制御し、その結果で演算部
１１２へ連続してデータを供給することができる。

【００５９】次に、本発明の第２の実施例のメモリ装置
について、図面を参照しながら説明する。図２は本発明
の第２の実施例におけるメモリ装置の構成図を示す。図
２において図１と同じ番号を付した、第１のメモリ１０
１、第２のメモリ２０１、第１のラッチ１０２、第２の
ラッチ１０３、第３のラッチ２０２、第４のラッチのラ
ッチ２０３、第１のバス出力制御信号１０９、第１のバ
ス出力部１１０、第２のバス出力制御信号２０９、第２
のバス出力部２１０、第１のバス１１１、第２のバス２
１１、演算部１１２、第１のアドレス信号１１３、第２
のアドレス信号２１３、第１の修飾方向信号１１５、第
２の修飾方向信号２１５、演算開始信号１１６は、図１
に示したものと同じものである。

【００６０】１１７は後述の第５のマルチプレクサ１１
８を制御する第５のマルチプレクサ制御信号、１１８は
第５のマルチプレクサ制御信号１１７が１で第１のラッ
チ１０２の出力を、２で第２のラッチ１０３の出力を選
択する第５のマルチプレクサ、２１７は後述の第６のマ
ルチプレクサ２１８を制御する第６のマルチプレクサ制
御信号、２１８は第６のマルチプレクサ制御信号２１７
が１で第３のラッチ２０２の出力を、２で第４のラッチ
２０３の出力を選択する第６のマルチプレクサ、１１９
は後述の第７のマルチプレクサ１２０を制御する第７の
マルチプレクサ制御信号、１２０は第７のマルチプレク
サ制御信号１１９が０で第１のバス１１１の出力を、１
で第２のバス２１１の出力を選択する第７のマルチプレ
クサ、１２１は第７のマルチプレクサ１２０の出力をク
ロックφ１、φ２の立ち上がりエッジで取り込むレジス
タ、１２２は後述の第８のマルチプレクサ１２３を制御
する第８のマルチプレクサ制御信号、１２３は第８のマ
ルチプレクサ制御信号１２２が０で第１のバス１１１の
出力を、１でレジスタ１２１の出力を選択する第８のマ
ルチプレクサ、２２２は後述の第９のマルチプレクサ２
２３を制御する第９のマルチプレクサ制御信号、２２３
は第９のマルチプレクサ制御信号２２２が０で第２のバ
ス２１１の出力を、１でレジスタ１２１の出力を選択す
る第９のマルチプレクサ、１２４は制御部であり、第１
および第２のメモリにおいて連続したアドレス領域を同
時に読み出していく場合に、レジスタ１２１が保持した
データを次のサイクルタイムで出力させることによっ
て、第８のマルチプレクサ１２２から第１のメモリのア
ドレス昇順又は降順にデータを出力し、かつ、第９のマ
ルチプレクサ２２３から第２のメモリのアドレス昇順又
は降順にデータを出力するように制御する。

【００６１】この制御部１２４への入力信号は６つあ
り、 演算部１１２での演算開始のため第１のメモリ
１０１へ初めてアクセスを開始した時の第１のアドレス
信号１１３の最下位ビット、 同じように第２のメモ
リ２０１へ初めてアクセスを開始した時の第２のアドレ
ス信号２１３の最下位ビット、 第１のアドレス信号
１１３をインクリメントして修飾する時は０、デクリメ
ントして修飾する時は１となる第１の修飾方向信号１１
５と、 第２のアドレス信号２１３をインクリメント
して修飾する時は０、デクリメントして修飾する時は１
となる第２の修飾方向信号２１５、 第１および第２
のメモリ１０１、１０２間で連続したアドレス領域を読
み出して演算する場合の開始を示す演算開始信号１１
６、 装置の動作タイミングを規定するクロックφ
１、φ２とが入力される。

【００６２】また制御部１２４からの出力信号は７つあ
り、 第５のマルチプレクサ制御信号１１７、 第
６のマルチプレクサ制御信号２１７、 第７のマルチ
プレクサ制御信号１１９、 第８のマルチプレクサ制
御信号１２２、 第９のマルチプレクサ制御信号２２
２、 第１のバス出力部制御信号１０９、 第２の
バス出力部制御信号２０９である。

【００６３】図２４〜図２７は、図２の制御部１２４の
入出力関係を示す図である。同図の各欄の意味は、第１
の実施例における図４〜図７と同じである。図８〜図１
５、図２８〜図３５は図２の動作タイミングを示す図で
あり、図２４〜図２７の各ケースに対応する。以上のよ
うに構成されたメモリ装置について、以下、図２、図８
〜図１５、図２４〜図３５を用い、第１のメモリ１０１
の連続アドレスのデータが第１のバス１１１経由で、第
２のメモリ２０１の連続アドレスのデータが第２のバス
２１１経由で演算部１１２に送られ、それぞれのデータ
間で演算される場合を例にとり、その動作を第１のメモ
リ１０１、第２のメモリ２０１へのアクセスを開始状態
で分類した図２４〜図２７のケース５−１からケース８
−４までの１６のケースに分けて説明する。

【００６４】ここでケース５−１からケース８−４の分
類は、第１の実施例におけるケース１−１からケース４
−４に対応している。そして、 図２は、第１の実施例における図１から第１のマル
チプレクサ１０５、第５のラッチ１０６、第２のマルチ
プレクサ２０５、第６のラッチ２０６を削除し、これと
同等の機能を第７のマルチプレクサ１２０、レジスタ１
２１、第８のマルチプレクサ１２３、第９のマルチプレ
クサ２２３によって実現している。

【００６５】 第１の実施例において図１の第１のマ
ルチプレクサ１０５、第５のラッチ１０６、第２のマル
チプレクサ２０５、第６のラッチ２０６を実際に使用す
るのは、ケース３−１から３−４、ケース４−１から４
−４の場合だけである。以下の説明で、ケース５-１か
らケース６-４までの動作については、第１の実施例の
ケース１−４から１−４、ケース２−１から２−４と同
様であるので、図２の制御部１２４の入出力関係を示す
図２４、図２５と動作タイミングを示す図８〜図１５の
関係を示し、簡単な説明にとどめる。

【００６６】（ケース５−１） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に偶数で、第
１のアドレス信号１１３、第２のアドレス信号２１３が
共にインクリメント修飾される場合。制御部１２４は、
図２４のケース５−１に示すように動作し、図２のメモ
リ装置は図８の動作タイミングに示すように動作する。

【００６７】（ケース５−２） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に奇数で、第
１のアドレス信号１１３、第２のアドレス信号２１３が
共にデクリメント修飾を行なう場合。制御部１２４は図
２４のケース５−２に示すように動作し、図２のメモリ
装置は図９の動作タイミングに示すように動作する。

【００６８】（ケース５−３） 第１のメモリ１０１の
アクセス開始アドレスが偶数、第２のメモリ２０１のア
クセス開始アドレスが奇数、第１のアドレス信号１１３
がインクレメント修飾され、第２のアドレス信号２１３
がデクリメント修飾される場合。 制御部１２４は、図
２４のケース５−３に示すように動作し、図２のメモリ
装置は図１０の動作タイミングに示すように動作する。

【００６９】（ケース５−４） 第１のメモリ１０１の
アクセス開始アドレスが奇数、第２のメモリ２０１のア
クセス開始アドレスが偶数、第１のアドレス信号１１３
がデクリメント修飾され、第２のアドレス信号２１３が
インクリメント修飾される場合。 制御部１２４は、図
２４のケース５−４に示すように動作し、図２のメモリ
装置は図１１の動作タイミングに示すように動作する。

【００７０】（ケース６−１） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に偶数で、第
１のアドレス信号１１３、第２のアドレス信号２１３共
にインクリメント修飾される場合。制御部１２４は、図
２５のケース６−１に示すように動作し、図２のメモリ
装置は図１２の動作タイミングに示すように動作する。

【００７１】（ケース６−２） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に偶数で、第
１のアドレス信号１１３、第２のアドレス信号２１３が
共にデクリメント修飾される場合。制御部１２４は、図
２５のケース６−２に示すように動作し、図２のメモリ
装置は図１３の動作タイミングに示すように動作する。

【００７２】（ケース６−３） 第１のメモリ１０１の
アクセス開始アドレスが奇数、第２のメモリ２０１のア
クセス開始アドレスが偶数、第１のアドレス信号１１３
がインクレメント修飾され、第２のアドレス信号２１３
がデクリメント修飾される場合。 制御部１２４は、図
２５のケース６−３に示すように動作し、図２のメモリ
装置は図１４の動作タイミングに示すように動作する。

【００７３】（ケース６−４） 第１のメモリ１０１の
アクセス開始アドレスが偶数、第２のメモリ２０１のア
クセス開始アドレスが奇数、第１のアドレス信号１１３
がデクリメント修飾され、第２のアドレス信号２１３が
インクリメント修飾される場合。 制御部１２４は図２
５のケース６−４に示すように動作し、図２のメモリ装
置は図１５の動作タイミングに示すように動作する。

【００７４】（ケース７−１） 第１のメモリ１０１の
アクセス開始アドレスが偶数、第２のメモリ２０１のア
クセス開始アドレスが奇数、第１のアドレス信号１１
３、第２のアドレス信号２１３が共にインクリメント修
飾される場合（図２６のケース７−１、図２８参照）。
この具体例として、第１のアドレス信号１１３が偶数番
地である２番地からスタートしインクレメントされ、第
２のアドレス信号２１３は奇数番地である３番地からス
タートしインクリメントされる場合を例に取り説明す
る。

【００７５】第１サイクルでは、第１のアドレス信号１
１３は値２を示しているので、第１のメモリ１０１のバ
ンク０は偶数番地である２番地がアクセスされ、バンク
１は奇数番地である３番地がアクセスされる。第２のア
ドレス信号２１３は値３を示しているので、第２のメモ
リ２０１のバンク０は偶数番地である２番地がアクセス
され、バンク１は奇数番地である３番地がアクセスされ
る。その結果、それぞれのバンクの出力は、図２８に示
すように第１サイクルのクロックφ２で、第１のラッチ
１０２、第２のラッチ１０３、第３のラッチ２０２、第
４のラッチ２０３にラッチされる。

【００７６】制御部１２４は、演算開始信号１１６が１
になると、以下のように制御信号を入出力する（図２６
のケース７−１参照）。制御部１２４の入力信号につい
ては、動作開始時の第１のアドレス信号１１３のアドレ
ス信号２１３の最下位ビットは０、第２のアドレス信号
２１３の最下位ビットは１であり、これらアドレスはイ
ンクレメント修飾されるので第１の修飾方向信号１１
５、第２の修飾方向信号２１５は共に０である。

【００７７】これらの入力信号を受けて制御部１２４
は、第１サイクル以降、第７のマルチプレクサ制御信号
１１９を０、第８のマルチプレクサ制御信号１２２を
１、第９のマルチプレクサ制御信号２２２を０にして出
力する。これらの信号より第７のマルチプレクサ１２０
は第１のバス１１１を選択し、第８のマルチプレクサ１
２２はレジスタ１２１を選択する。このとき、第１のバ
ス上のデータは、第７のマルチプレクサ１２０を経由し
て、クロックφ１及びφ２の立ち上がりエッジでレジス
タ１２１にラッチされ、ラッチ結果は第８のマルチプレ
クサ１２３を経て演算部１１２に入力される。また、第
２のバス２１１上のデータは第９のマルチプレクサ２２
３を経由して演算部１１２に入力される。

【００７８】また、制御部１１４は、第５、第６のマル
チプレクサ制御信号１１７、２１７を第１サイクル以降
φ１タイミングでは２、φ２タイミングでは１にして出
力し、第１のバス出力部制御信号１０９を第１サイクル
のクロックφ２以降で１にして出力し、第２のバス出力
部制御信号２０９を第２サイクル以降で２にして出力す
る。

【００７９】これら制御信号により第１サイクルのφ２
タイミング以降、第１のメモリ１０１の偶数番地の内容
は、φ２タイミングで、第１のラッチ１０２、第５のマ
ルチプレクサ１１８、第１のバス出力部１１０を経由し
て第１のバス１１１に出力され、奇数番地の内容は、φ
１タイミングで、第２のラッチ１０３、第５のマルチプ
レクサ１１８、第１のバス出力部１１０を経由して第１
のバス１１１に出力される。そして第１のバス１１１上
のデータはさらに、第７のマルチプレクサ１２０、レジ
スタ１２１、第８のマルチプレクサ１２３を経由するこ
とで１／２サイクル分の遅延が与えれた後、演算部１１
２に入力される。

【００８０】また第２のメモリ２０１の奇数番地の内容
は、第２サイクルのφ１タイミング以降、φ１タイミン
グで、第４のラッチ２０３、第６のマルチプレクサ２１
８、第２のバス出力部２１０を経由して第２のバス２１
１に出力され、偶数番地の内容は、φ２タイミングで、
第３のラッチ２０２、第６のマルチプレクサ２１８、第
２のバス出力部２１０を経由して、第２のバス２１１に
出力される。そして第２のバス２１１上のデータはさら
に、第９のマルチプレクサ２２３を経由した後、演算部
１１２で入力される。

【００８１】その結果、図２８に示すようにデータが流
れ、演算部１１２は連続して演算することができる。な
お、第１のアドレス信号１１３、第２のアドレス信号２
１３はアドレス修飾機構（図示せず）により、φ１タイ
ミングの立ち上がりで＋２される。 （ケース７−２） 第１のメモリ１０１のアクセス開始
アドレスが奇数、第２のメモリ２０１のアクセス開始ア
ドレスが偶数であり、第１、第２のアドレス信号１１
３、２１３が共にデクリメント修飾される場合（図２６
のケース７−２、図２９参照）。

【００８２】この具体例として、第１のアドレス信号１
１３が奇数番地である５番地から、第２のアドレス信号
２１３は偶数番地である４番地からデクレメントされる
場合を考える。制御部１２４は、図２６のケース７−２
に示したように制御信号を出力する。その結果、図２９
に示すようにデータが流れ、演算部１１２は連続して演
算することができる。

【００８３】（ケース７−３） 第１、第２のメモリ１
０１、１０２のアクセス開始アドレスが共に偶数で、第
１のアドレス信号１１３はインクリメント修飾、第２の
アドレス信号２１３はデクリメント修飾される場合（図
２６のケース７−３、図３０参照）。この具体例とし
て、第１のアドレス信号１１３が偶数番地である２番地
からスタートしインクレメントされ、第２のアドレス信
号２１３は偶数番地である４番地からスタートしデクレ
メントされる場合を考える。制御部１２４は、図２６の
ケース７−３に示したように制御信号を出力する。その
結果、図３０に示すようにデータが流れ演算部１１２は
連続して演算することができる。

【００８４】（ケース７−４） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に奇数、第１
のアドレス信号１１３がデクリメント修飾、第２のアド
レス信号２１３がインクリメント修飾される場合（図２
６のケース７−４、図３１参照）。この具体例として、
第１のアドレス信号１１３が奇数番地である５番地から
スタートしデクリメントされ、第２のアドレス信号２１
３は奇数番地である３番地からスタートしインクリメン
トされる場合を考える。制御部１２４は、図２６のケー
ス７−４に示したように制御信号を出力する。その結
果、図３１に示すようにデータが流れ、演算部１１２は
連続して演算することができる。

【００８５】（ケース８−１） 第１のメモリ１０１の
アクセス開始アドレスが奇数、第２のメモリ２０１のア
クセス開始アドレスが偶数、第１のアドレス信号１１
３、第２のアドレス信号２１３共にインクリメント修飾
される場合（図２７のケース８−１、図３２参照）。こ
の具体例として、第１のアドレス信号１１３が奇数番地
である３番地から、第２のアドレス信号２１３は偶数番
地である２番地からスタートしインクリメントされる場
合を例に取り説明する。

【００８６】第１サイクルでは第１のアドレス信号１１
３は値３を示しているので、第１のメモリ１０１のバン
ク０は偶数番地である２番地がアクセスされ、バンク１
は奇数番地である３番地がアクセスされる。第２のアド
レス信号２１３は値２を示しているので、第２のメモリ
２０１のバンク０は偶数番地である２番地がアクセスさ
れ、バンク１は奇数番地である３番地がアクセスされ
る。その結果、それぞれのバンクの出力は、図３２に示
すように第１サイクルのクロックφ２で、第１〜第４の
ラッチ１０２、１０３、２０２、２０３にラッチされ
る。

【００８７】制御部１２４は、演算開始信号１１６が１
となると、以下のように制御信号を入出力する（図２７
のケース８−１参照）。制御部の入力信号については、
動作開始時の第１のアドレス信号１１３の最下位ビット
は０、第２のアドレス信号２１３の最下位ビットは１で
あり、第１のアドレス信号１１３、第２のアドレス信号
２１３は共にデクリメント修飾されるので、第１の修飾
方向信号１１５、第２の修飾方向信号２１５は共に１で
ある。

【００８８】これらの入力信号を受けて制御部１２４
は、第１サイクル以降、第７のマルチプレクサ制御信号
１１９を１、第８のマルチプレクサ制御信号１２２を
０、第９のマルチプレクサ制御信号２２２を１にして出
力する。これらの信号より第７のマルチプレクサ１２０
は第２のバス２１１を選択し、第９のマルチプレクサ２
２３はレジスタ１２１を選択する。このとき、第２のバ
ス上のデータは、第７のマルチプレクサ１２０を経由し
て、クロックφ１及びφ２の立ち上がりエッジでレジス
タ１２１にラッチされ、ラッチ結果は第９のマルチプレ
クサ１２３を経て演算部１１２に入力される。また、第
１のバス１１１上のデータは第８のマルチプレクサ１２
３を経由して演算部１１２に入力される。

【００８９】また制御部１２４は、図２７に示すよう
に、第５、第６のマルチプレクサ制御信号１１７、２１
７を第１サイクル以降、φ１タイミングでは２、φ２タ
イミングでは１にして出力し、第２のバス出力部制御信
号２０９を第１サイクルのクロックφ２以降で２として
出力し、第１のバス出力部制御信号１０９を第２サイク
ル以降で１にして出力する。

【００９０】これら制御信号により第１サイクルのφ２
タイミング以降、第２のメモリ２０１の偶数番地の内容
は、φ２タイミングで、第３のラッチ２０２、第６のマ
ルチプレクサ２１８、第２のバス出力部２１０を経由し
て、奇数番地の内容は、φ１タイミングで、第４のラッ
チ２０３、第６のマルチプレクサ２１８、第２のバス出
力部２１０を経由して第２のバス２１１に出力される。
そして第２のバス２１１上のデータはさらに、第７のマ
ルチプレクサ１２０、レジスタ１２１、第９のマルチプ
レクサ２２３を経由することでで１／２サイクル分の遅
延が与えれた後、演算部１１２で入力される。

【００９１】また第２サイクルのφ１タイミング以降、
第１のメモリ１０１の奇数番地の内容はφ１タイミング
で、第２のラッチ１０３、第５のマルチプレクサ１１
８、第１のバス出力部１１０を経由して第１のバス１１
１に出力され、偶数番地の内容はφ２タイミングで、第
１のラッチ１０２、第５のマルチプレクサ１１８、第１
のバス出力部１１０経由して第１のバス１１１に出力さ
れる。そして第１のバス１１１上のデータはさらに、第
８のマルチプレクサ１２３を経由した後、演算部１１２
に入力される。

【００９２】その結果、図３２に示すようにデータが流
れ演算部１１２は連続して演算することができる。 （ケース８−２） 第１のメモリ１０１のアクセス開始
アドレスが偶数、第２のメモリ２０１のアクセス開始ア
ドレスが奇数であり、第１、第２のアドレス信号１１
３、２１３が共にデクリメント修飾される場合（図２７
のケース８−２、図３３参照）。

【００９３】この具体例として、第１のアドレス信号１
１３が偶数番地である４番地から、第２のアドレス信号
２１３は奇数番地である５番地からデクレメントされる
場合を考える。制御部１１４は、図２７のケース８−２
に示したように制御信号を出力する。その結果、図３３
に示すようにデータが流れ、演算部１１２は連続して演
算することができる。

【００９４】（ケース８−３） 第１、第２のメモリの
アクセス開始アドレスが共に奇数であり、第１のアドレ
ス信号１１３はインクリメント修飾、第２のアドレス信
号２１３はデクリメント修飾される場合（図２７のケー
ス８−３、図３４参照）。この具体例として、第１のア
ドレス信号１１３が奇数番地である３番地からスタート
しインクレメントされ、第２のアドレス信号２１３は奇
数番地である５番地からスタートしデクレメントされる
場合を考える。制御部１２４は、図２７のケース８−３
に示したように制御信号を出力する。 その結果、図３
４に示すようにデータが流れ、演算部１１２は連続して
演算することができる。

【００９５】（ケース８−４） 第１、第２のメモリ１
０１、２０１のアクセス開始アドレスが共に偶数であ
り、第１のアドレス信号１１３がデクリメント修飾、第
２のアドレス信号２１３がインクリメント修飾される場
合（図２７のケース８−４、図３５参照）。この具体例
として、第１のアドレス信号１１３が偶数番地である４
番地からスタートしデクリメントされ、第２のアドレス
信号２１３は偶数番地である２番地からスタートしイン
クリメントされる場合を考える。制御部１２４は、図２
７のケース８−４に示したように制御信号を出力する。
その結果図３５に示すようにデータが流れ、演算部１１
２は連続して演算することふができる。

【００９６】以上のように本実施例によれば、第１のメ
モリ１０１の出力または第２のメモリ２０１の出力をレ
ジスタ１２１にて１／２サイクルタイム遅延させ演算部
１１２へ連続してデータを供給することができるので、
第１のメモリと第２のメモリ間で連続して１／２サイク
ルタイム毎に演算することができる。

【００９７】

【発明の効果】以上のように本発明は、第１及び第２の
メモリへのアクセス開始時のアドレス最下位ビット、そ
れぞれのメモリに対するアクセス方向信号に基づいて、
第１のメモリまたは第２のメモリの出力を１／２サイク
ルタイムタイム遅延させることによって、第１のメモリ
と第２のメモリ間で１／２サイクルタイム毎に連続して
演算することができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例におけるメモリ装置の
構成図である。

【図２】 本発明の第２の実施例におけるメモリ装置の
構成図である。

【図３】 本発明の第１及び第２の実施例におけるクロ
ック信号を示す図である。

【図４】 本発明の第１の実施例における制御部１１４
の入出力関係を示す図である（ケース１−１からケース
１−４まで）。

【図５】 同上（ケース２−１からケース２−４ま
で）。

【図６】 同上（ケース３−１からケース３−４ま
で）。

【図７】 同上（ケース４−１からケース４−４ま
で）。

【図８】 本発明の第１及び第２の実施例における動作
タイミングを示す図である（ケース１−１、ケース５−
１）。

【図９】 同上（ケース１−２、ケース５−２）。

【図１０】 同上（ケース１−３、ケース５−３）。

【図１１】 同上（ケース１−４、ケース５−４）。

【図１２】 同上（ケース２−１、ケース６−１）。

【図１３】 同上（ケース２−２、ケース６−２）。

【図１４】 同上（ケース２−３、ケース６−３）。

【図１５】 同上（ケース２−４、ケース６−４）。

【図１６】 本発明の第１の実施例における動作タイミ
ングを示す図である（ケース３−１）。

【図１７】 同上（ケース３−２）。

【図１８】 同上（ケース３−３）。

【図１９】 同上（ケース３−４）。

【図２０】 同上（ケース４−１）。

【図２１】 同上（ケース４−２）。

【図２２】 同上（ケース４−３）。

【図２３】 同上（ケース４−４）。

【図２４】 本発明の第２の実施例における制御部１２
４の入出力関係を示す図である（ケース５−１からケー
ス５−４まで）。

【図２５】 同上（ケース６−１からケース６−４ま
で）。

【図２６】 同上（ケース７−１からケース７−４ま
で）。

【図２７】 同上（ケース８−１からケース８−４ま
で）。

【図２８】 本発明の第２の実施例における動作タイミ
ングを示す図である（ケース７−１）。

【図２９】 同上（ケース７−２）。

【図３０】 同上（ケース７−３）。

【図３１】 同上（ケース７−４）。

【図３２】 同上（ケース８−１）。

【図３３】 同上（ケース８−２）。

【図３４】 同上（ケース８−３）。

【図３５】 同上（ケース８−４）。

【図３６】 従来技術におけるメモリ装置の構成図であ
る。

【図３７】 従来技術におけるメモリ装置の動作タイミ
ング図である。

【図３８】 従来技術におけるメモリ装置の動作タイミ
ング図である。

【符号の説明】

１０１ 第１のメモリ １０２ 第１のラッチ １０３ 第２のラッチ １０５ 第１のマルチプレクサ １０６ 第５のラッチ １０８ 第３のマルチプレクサ １１０ 第１のバス出力部 １１１ 第１のバス １１２ 演算部 １１３ 第１のアドレス信号 １１４ 制御部 １１８ 第５のマルチプレクサ １２０ 第７のマルチプレクサ １２１ レジスタ １２３ 第８のマルチプレクサ １２４ 制御部 ２０１ 第２のメモリ ２０２ 第３のラッチ ２０３ 第４のラッチ ２０５ 第２のマルチプレクサ ２０６ 第６のラッチ ２０８ 第４のマルチプレクサ ２１０ 第１２のバス出力部 ２１１ 第１のバス ２１８ 第５のマルチプレクサ ２２３ 第８のマルチプレクサ

フロントページの続き (72)発明者 安留 美加子 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岡本 稔 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭64−10331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 インターリーブ方式を用いたメモリ装置
   であって、 偶数番地の記憶領域であるバンク０と奇数番地の記憶領
   域であるバンク１からなり、これらが同時に出力する第
   １の記憶手段と、 第１の記憶手段の出力のどちらか一方を、１／２メモリ
   サイクルタイム遅延させる第１の遅延手段と、 第１の記憶手段のバンク０の出力、バンク１の出力、第
   １の遅延手段の出力のうちから、いずれか１つを選択す
   る第１の選択手段と、 偶数番地の記憶領域であるバンク０と奇数番地の記憶領
   域であるバンク１からなり、これらが同時に出力する第
   ２の記憶手段と、 第２の記憶手段の出力のどちらか一方を、１／２メモリ
   サイクルタイム遅延させる第２の遅延手段と、 第２の記憶手段のバンク０の出力、バンク１の出力、第
   ２の遅延手段出力データのうちから、いずれか１つを選
   択する第２の選択手段と、 第１の選択手段から第１のメモリのアドレス昇順又は降
   順にデータを出力し、かつ、第２の選択手段から第２の
   メモリのアドレス昇順又は降順にデータを出力する制御
   を行う制御部とを備え、当該制御部が、第１及び第２のメモリへのアクセス開始
   時のアドレス最下位ビット、両メモリに対するアクセス
   方向信号に基いて、第１のメモリまたは第２のメモリ間
   でのバンクからの出力を１／２サイクルタイム遅延させ
   る制御をして、演算部に１／２サイクルタイム毎に連続
   して演算するのを保証する ことを特徴とするメモリ装置。
2. 【請求項２】 前記第１の遅延手段は、 第１のメモリのバンク０の出力、バンク１の出力のうち
   から、いずれか一方を選択する第１のマルチプレクサ回
   路と、 第１のマルチプレクサの出力を、１／２メモリサイクル
   タイム遅延させる第１のラッチ回路 からなり、 前記第２の遅延手段は、 第２のメモリのバンク０の出力、バンク１の出力のうち
   から、いずれか一方を選択する第２のマルチプレクサ回
   路と、 第２のマルチプレクサの出力を、１／２メモリサイクル
   タイム遅延させる第２のラッチ回路 からなり、 前記制御部は、 第１の記憶手段へのアクセス開始時のアドレス信号の最
   下位ビット、第２の記憶手段へのアクセス開始時のアド
   レス信号の最下位ビット、第１の記憶手段に対しアドレ
   ス昇順で連続アクセスするのかアドレス降順で連続アク
   セスするのかを示す第１のアクセス方向信号、及び前記
   第２の記憶手段に対しアドレス昇順で連続アクセスする
   のかアドレス降順で連続アクセスするのかを示す第２の
   アクセス方向信号とが入力され、これに基づいて１／２
   メモリサイクル毎に第１及び第２のマルチプレクサの出
   力切り換えを制御する ことを特徴とする請求項１記載のメモリ装置。
3. 【請求項３】 インターリーブ方式を用いたメモリ装置
   であって、 偶数番地の記憶領域であるバンク０と奇数番地の記憶領
   域であるバンク１からなり、これらが同時に出力する第
   １の記憶手段と、 第１の記憶手段のバンク０の出力、バンク１の出力のう
   ちから、いずれか１つを選択する第１の選択手段と、 偶数番地の記憶領域であるバンク０と奇数番地の記憶領
   域であるバンク１からなり、これらが同時に出力する第
   ２の記憶手段と、 第２の記憶手段のバンク０の出力、バンク１の出力のう
   ちから、いずれか１つを選択する第２の選択手段と、 第１の記憶手段のバンク０の出力、バンク１の出力、第
   ２の記憶手段のバンク０の出力、バンク１の出力のうち
   から、いずれか１つを保持し、１／２メモリサイクルタ
   イム遅延させる遅延手段と、 第１の選択手段の出力、第２の選択手段の出力、遅延手
   段の出力のうちから、いずれか２つを選択する第３の選
   択手段と、 第３の選択手段の出力の一方が、第１のメモリのアドレ
   ス昇順又は降順にデータを出力するよう制御し、かつ、
   他方の出力が、第２のメモリのアドレス昇順又は降順に
   データを出力する制御を行う制御手段とを備え当該制御部が、第１及び第２のメモリへのアクセス開始
   時のアドレス最下位ビット、両メモリに対するアクセス
   方向信号に基いて、第１のメモリまたは第２のメモリ間
   でのバンクからの出力を１／２サイクルタイム遅延させ
   る制御をして、演算部に１／２サイクルタイム毎に連続
   して演算するのを保証する ことを特徴とするメモリ装置。
4. 【請求項４】 前記遅延手段は、 第１の選択手段の出力、第２の選択手段の出力のうち、
   いずれか１つを選択する第１のマルチプレクサ回路と、 第１のマルチプレクサ回路の出力を１／２メモリサイク
   ルタイム遅延させて、出力するレジスタ回路と からなり、 前記第３の選択手段は、 第１の選択手段の出力、レジスタ回路の出力のうちか
   ら、いずれか１つを選択する第２のマルチプレクサと、 第２の選択手段の出力、レジスタ回路の出力のうちか
   ら、いずれか１つを選択する第３のマルチプレクサ からなり、 前記制御部は、 第１の記憶手段へのアクセス開始時のアドレス信号の最
   下位ビット、第２の記憶手段へのアクセス開始時のアド
   レス信号の最下位ビット、第１の記憶手段に対しアドレ
   ス昇順で連続アクセスするのかアドレス降順で連続アク
   セスするのかを示す第１のアクセス方向信号、前記第２
   の記憶手段に対しアドレス昇順で連続アクセスするのか
   アドレス降順で連続アクセスするのかを示す第２のアク
   セス方向信号とが入力され、これに基づいて第１、第２
   及び第３のマルチプレクサを制御する ことを特徴とする請求項３記載のメモリ装置。