JPH0660202A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 高速のマイクロプロセッサにおいて、多相ク
ロックの発生回路を内蔵することで、部品点数を少なく
し、位相差の調整を簡単にする。 【構成】 多相クロック信号で動作タイミングを制御す
るマイクロプロセッサにおいて、単一クロック信号から
複数の遅延バッファ１１１〜１２９を用いて位相差を持
ついくつかのクロックを作る手段と、これらの位相差を
持つクロック信号のうち必要な信号を選択するセレクタ
１３０〜１３３と、これらのセレクタへの選択値を決め
る入力端子１３４〜１４１を持つ。 【効果】 各クロックの位相の調整時間を削減し、部品
点数を減らすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサに
関し、特に、高速のマイクロプロセッサに関するもので
ある。

【０００２】

【従来の技術】マイクロプロセッサ、特に高速のＲＩＳ
Ｃプロセッサでは、１クロックの間に、プログラムのフ
ェッチやデータの読み込み、演算などをパイプライン制
御を用いて同時に行うために、その制御に３相から４相
の多相クロック入力を用いている。

【０００３】たとえば、ＭＩＰＳ社のマイクロプロセッ
サＶＲ３０００などでは、キャッシュメモリへの読み書
きや外部メモリからの読み込みなど外部に接続するデバ
イスによりクロックからの動作ディレイが異なるため
に、多相クロックの位相の調整が必要になる。このため
に、ディレイラインなどの素子を用い、外部回路でクロ
ックの位相を調整し、多相クロックを入力する方法をと
っていた。

【０００４】ＶＲ３０００の場合には、２５ＭＨｚのク
ロックで動作するために、その倍の５０ＭＨｚをディレ
イラインの入力とし、数ｎ秒単位で位相を調整する必要
がある。

【０００５】また、キャッシュメモリの特性の違いや、
周辺回路の特性の違いにより、各クロックの位相を調整
する必要があり、システム全体の動作を確認するのに時
間がかかり、調整のためのジャンパポストやディレイラ
インなどの部品点数が多くなっていた。

【０００６】ここで、４相クロックを入力とするマイク
ロコンピュータシステムの例を図を用いて説明する。

【０００７】図４は、４相クロックを入力とする従来に
おけるマイクロコンピュータシステムのブロック図であ
る。ここで、３０２は４相クロックを入力とするマイク
ロプロセッサ、３０１は原発信クロックを発生するクロ
ックジェネレータ、３０３は各タップ出力毎に一定の遅
延値を持つディレイライン、３０４はディレイライン３
０３の終端抵抗（ターミネータ）、３０５〜３０９は４
相クロックの出力バッファをそれぞれれ示している。

【０００８】４相クロックの入力までの動作を見ると、
まずクロックジェネレータ３０１から原発信クロックが
出力される。次に、このクロックを元にディレイライン
３０３により各タップ出力から所望の位相差を持つ信号
を選び、バッファ３０５〜３０８を通して入力クロック
とするものである。

【０００９】このとき、どのタップ出力の信号を選ぶか
は、そのクロックの目的とする機能、たとえば、リード
ストローブ信号を制御するクロックの場合には、キャッ
シュメモリのアクセスタイムなどのリードタイミングに
より、リードデータが読み出せる十分な時間を想定し、
ディレイ値を持つタップを選択するものである。

【００１０】

【発明が解決しようとする課題】従来の多相クロックを
用いるマイクロコンピュータでは、叙上の如く、ディレ
イラインなどの素子を用い、外部回路でクロックの位相
を調整し、多相クロックを入力する方法をとっていた。

【００１１】しかしながら、キャッシュメモリの特性の
違いや、周辺回路の特性の違いにより、各クロックの位
相を調整する必要があり、システム全体の動作を確認す
るのに時間がかかり、かつ調整のためのジャンパポスト
やディレイラインなどの外部の部品点数が多くなり、シ
ステムの小型化に大きな阻害要因となっていた。

【００１２】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なマイク
ロプロセッサを提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマイクロプロセッサは、多相クロック
信号で動作タイミングを制御するマイクロプロセッサに
おいて、単一クロック信号から複数の遅延バッファを用
いて位相差を持ついくつかのクロックを作る手段と、こ
れらの位相差を持つクロック信号のうち必要な信号を選
択するセレクタと、このセレクタへの選択値を決める入
力端子とを備えて構成され、しかして、各クロックの位
相の調整時間を削減し、部品点数を減らすことができ
る。

【００１４】

【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照して具体的に説明する。

【００１５】図１は本発明に係るマイクロプロセッサを
含むシステムのブロック図、図２は本発明に係るマイク
ロプロセッサの第１の実施例を示すブロック構成図、図
３は本発明に係るマイクロプロセッサの第２の実施例を
示すブロック構成図である。

【００１６】図１、図２を参照するに、本発明による第
１の実施例は、マイクロプロセッサの内部に均一の遅延
値を持つバッファを複数個持ち、これらを接続すること
で所望の遅延値を持つクロック信号を選択するものであ
る。

【００１７】図２において、参照符号１０１は原発信を
作るクロックジェネレータ、１０２は本発明に係るマイ
クロプロセッサ、１１１〜１２９は均一の遅延値を持つ
バッファ、１３０〜１３３は任意の遅延クロックを選択
するセレクタをそれぞれ示す。

【００１８】まず、原発信クロツクは、クロックジェネ
レータ１０１で作られ、マイクロプロセッサ１０２の入
力端子から入力される。マイクロプロセッサ１０２の内
部では、均一の遅延値を持つバッファ１１１〜１２９を
順次接続し、一定遅延値毎に出力を作る。この中で所望
の位相差を持つ信号をセレクタを用いて外部信号１３４
〜１４１により選び、多相のクロックとして演算タイミ
ングや、メモリのアクセスタイミングを制御するもので
ある。

【００１９】これらのクロック信号は図１のように命令
実行部１５２やバス／キャッシュコントローラ１５３に
接続され、実行タイミングを制御する。

【００２０】次に図３を参照するに、本発明による第２
の実施例は、マイクロプロセッサ１０２の内部に異なる
遅延値を持つバッファ２１１〜２２０を複数個持ち、こ
れらのバッファ出力のうち、所望のクロック信号を外部
から選択するものである。

【００２１】図３において、２１１〜２１９はそれぞれ
異なる遅延値を持つバッファであり、この他は第１の実
施例と同じ構成である。

【００２２】ここでも、第１の実施例と同様に、原発信
クロックはクロックジェネレータ１０１で作られ、マイ
クロプロセッサ１０２の入力端子から入力される。マイ
クロプロセッサ１０２の内部では、異なる遅延値を持つ
バッファ２１１〜２２０をそれぞれ接続して出力とす
る。この中で所望の位相差を持つ信号をセレクタを用い
て外部信号１３４〜１４１により選び、多相のクロック
とする。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
各クロックの位相の調整時間を削減し、部品点数を減ら
すことができる。

【図面の簡単な説明】

【図１】マイクロプロセッサ全体の構成を示すブロック
図である。

【図２】本発明に係るマイクロプロセッサ（４相クロッ
ク発生回路）の第１の実施例を示すブロック構成図であ
る。

【図３】本発明に係るマイクロプロセッサの第２の実施
例を示すブロック構成図である。

【図４】従来の技術を示すマイクロプロセッサのブロッ
ク図である。

【符号の説明】

１０１…クロックジェネレータ １０２…マイクロプロセッサ １１１〜１２９…均一の遅延値を持つバッファ １３０〜１３３…セレクタ １３４〜１４１…セレクタの制御信号入力 １４２〜１４５…クロツク信号 １５１…４相クロック発生回路 １５２…命令実行部 １５３…バス／キャッシュコントローラ １５４…キャッシュメモリ １５５…バスインタフェース １５６…メインメモリ １５７…入出力回路 ２１１〜２２０…個々に異なるの遅延値を持つバッファ ３０１…クロックジェネレータ ３０２…マイクロプロセッサ ３０３…ディレイライン ３０４…ディレイライン３０３の終端抵抗（ターミネー
タ） ３０５〜３０８…出力バッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多相クロック信号で動作タイミングを制
   御するマイクロプロセッサにおいて、単一クロック信号
   から複数の遅延バッファを用いて位相差を持ついくつか
   のクロックを生成する手段と、これらの位相差を持つク
   ロック信号のうち必要な信号を選択するセレクタと、こ
   れらのセレクタへの選択値を決める入力端子とを持つこ
   とを特徴とするマイクロプロセッサ。
2. 【請求項２】 前記複数の遅延バッファを、均一の遅延
   値を持つバッファか、またはそれぞれ異なる遅延値を持
   つバッファにより形成したことを更に特徴とする請求項
   １に記載のマイクロプロセッサ。