JPS6190252A - ウエイト・サイクル插入回路 - Google Patents
ウエイト・サイクル插入回路Info
- Publication number
- JPS6190252A JPS6190252A JP21197084A JP21197084A JPS6190252A JP S6190252 A JPS6190252 A JP S6190252A JP 21197084 A JP21197084 A JP 21197084A JP 21197084 A JP21197084 A JP 21197084A JP S6190252 A JPS6190252 A JP S6190252A
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- JP
- Japan
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- wait
- cpu
- circuit
- memory
- clock
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ウェイト・サイクル挿入回路に関し、詳しく
はマイクロコンピュータ・システムにおいて、基本クロ
ックが変化したときでも、ウェイト数を簡単に変更でき
るウェイト・サイクル挿入回路に関するものである。
はマイクロコンピュータ・システムにおいて、基本クロ
ックが変化したときでも、ウェイト数を簡単に変更でき
るウェイト・サイクル挿入回路に関するものである。
従来技術
］ンピュータ・システムにおいては、ＣＰＵからアドレ
スを送出して、メモリや入出力機器を選択し、リード／
ライト等のコマンドを送る場合。
スを送出して、メモリや入出力機器を選択し、リード／
ライト等のコマンドを送る場合。
これらの機器のアク−スタイムによって必要なコマンド
幅（ウェイト数）がそれぞれ異なっている。
幅（ウェイト数）がそれぞれ異なっている。
従来、ＣＰＵから送出されるコマンド幅（ウェイト数）
は、すべての入出力機器やメモリに対して固定的に設定
されている場合と、各入出力機器やメモリに対し、それ
ぞれ選択的に設定される場合とがある。
は、すべての入出力機器やメモリに対して固定的に設定
されている場合と、各入出力機器やメモリに対し、それ
ぞれ選択的に設定される場合とがある。
前者の場合には、ウェイト数が単一で２ストラツプによ
り設定される。しかし、システム内に・アク−セスタイ
ムの異なる入出力機器やメモリが存在するときには、最
も遅い素子に合わせて設定するため、ＣＰＵがアクセス
タイムの速い素子をアクセスすると、ＣＰＵの処理時間
に無駄が生じてしまう、また、後者の場合には、入出力
機器やメモリに対し、それぞれの値が設定されるので、
ＣＰＵの基本クロックが一定の場合、効率よくシステム
を動作させることができる。しかし、ＣＰＵの処理速度
に合わせて基本クロックが変化した場合。
り設定される。しかし、システム内に・アク−セスタイ
ムの異なる入出力機器やメモリが存在するときには、最
も遅い素子に合わせて設定するため、ＣＰＵがアクセス
タイムの速い素子をアクセスすると、ＣＰＵの処理時間
に無駄が生じてしまう、また、後者の場合には、入出力
機器やメモリに対し、それぞれの値が設定されるので、
ＣＰＵの基本クロックが一定の場合、効率よくシステム
を動作させることができる。しかし、ＣＰＵの処理速度
に合わせて基本クロックが変化した場合。
ウェイト数を変更しなくてはならない。すなわち、ウェ
イト数は、ＣＰＵの基本クロックに対して固定化されて
いる。
イト数は、ＣＰＵの基本クロックに対して固定化されて
いる。
目 的
本発明の目的は、このような従来の問題を改善し、ＣＰ
Ｕのウェイト数を各入出力機器、メモリに対して効率よ
く選択して、システムの処理能力を向上させ、かつＣＰ
Ｕの基本クロックが変化したとき、ウェイト数を簡単に
変更できるウェイト・サイクル挿入回路を提供すること
にある。
Ｕのウェイト数を各入出力機器、メモリに対して効率よ
く選択して、システムの処理能力を向上させ、かつＣＰ
Ｕの基本クロックが変化したとき、ウェイト数を簡単に
変更できるウェイト・サイクル挿入回路を提供すること
にある。
構 成
上記目的を達成するため１本発明のウェイト・サイクル
挿入回路は、ＣＰＵ、該ＣＰＵのプログラムやデータを
格納するメモリ、および各種入出力機器を接続するマイ
クロコンピュータ・システムにおいて、上記ＣＰＵから
のメモリおよび入出力機器のアドレスをデコードする手
段、上記ＣＰＵからのコントロール信号、基本クロック
を受けて、該基本クロックの変化に対して上記コントロ
ール信号を遅延させ、ウェイト数を変更させるウェイト
調整手段、および該ウェイト調整手段の出力をもとに、
複数種類のウェイト信号を発生し、その中の１つを上記
デコード手段の出力により選択する手段を有することに
特徴がある。
挿入回路は、ＣＰＵ、該ＣＰＵのプログラムやデータを
格納するメモリ、および各種入出力機器を接続するマイ
クロコンピュータ・システムにおいて、上記ＣＰＵから
のメモリおよび入出力機器のアドレスをデコードする手
段、上記ＣＰＵからのコントロール信号、基本クロック
を受けて、該基本クロックの変化に対して上記コントロ
ール信号を遅延させ、ウェイト数を変更させるウェイト
調整手段、および該ウェイト調整手段の出力をもとに、
複数種類のウェイト信号を発生し、その中の１つを上記
デコード手段の出力により選択する手段を有することに
特徴がある。
以下１本発明の構成を、実施例により説明する。
第１図は、本発明の一実施例を示すウェイト・サイクル
挿入回路のブロック図である。
挿入回路のブロック図である。
第１図において、ｌはＣＰＵ、２はメモリ用デコード回
路、３はＩ１０デコード回路、４はウェイト調整回路、
５はウェイト発生回路、６．７はウェイト選択回路であ
る。
路、３はＩ１０デコード回路、４はウェイト調整回路、
５はウェイト発生回路、６．７はウェイト選択回路であ
る。
いま、ＣＰＵ１がメモリ（または入出力機器（以下Ｉ１
０と記す））をアクセスした場合、ＣＰＵＩの動作に関
連して、ウェイト・サイクル挿入回路の動きを述べる。
０と記す））をアクセスした場合、ＣＰＵＩの動作に関
連して、ウェイト・サイクル挿入回路の動きを述べる。
ＣＰＵＩは、メモリに対するアドレスＡＤをメモリ用デ
コード回路２に送出すると、デコード回路２はそのアド
レスに対応したコードＣＤ０ｔＣＤ１を選択してウェイ
ト選択回路６に出力する。
コード回路２に送出すると、デコード回路２はそのアド
レスに対応したコードＣＤ０ｔＣＤ１を選択してウェイ
ト選択回路６に出力する。
一方、Ｉｌｏに対するアドレスＡＤはＩ１０用デコード
回路３に送出することにより、デコード回路３が対応す
るコードＣＤ ｏ＊ ＣＤ ｌを選択してウェイト選択
回路６に出力する。これらのコードは。
回路３に送出することにより、デコード回路３が対応す
るコードＣＤ ｏ＊ ＣＤ ｌを選択してウェイト選択
回路６に出力する。これらのコードは。
ウェイト数を意味するもので、現在アクセスされたデバ
イス（メモリまたは工１０）に必要なウェイト数が出力
される。
イス（メモリまたは工１０）に必要なウェイト数が出力
される。
第１図の場合、４種類のウェイト数を選択できる。デコ
ード回路２，３は、ＦＲＯＭ等で構成されていて、あら
かじめあるアドレスに対し必要なウェイト数（０，１，
２，３）が２ビツトで書き込まれている。
ード回路２，３は、ＦＲＯＭ等で構成されていて、あら
かじめあるアドレスに対し必要なウェイト数（０，１，
２，３）が２ビツトで書き込まれている。
ウェイト選択回路６は、メモリ・アクセスか。
またはＩ１０アクセスかを示す信号Ｍ／ＩＯを端子Ｓで
受け ＃ ）（ＴＩ倍信号あればメモリを ｉｔ Ｌ
ｔ＋倍信号あればＩｌｏをそれぞれ選択し、メモリ用デ
コード回路２またはＩ１０用デコード回路３のいずれか
一方のコードを選択回路７に出力する。したがって。
受け ＃ ）（ＴＩ倍信号あればメモリを ｉｔ Ｌ
ｔ＋倍信号あればＩｌｏをそれぞれ選択し、メモリ用デ
コード回路２またはＩ１０用デコード回路３のいずれか
一方のコードを選択回路７に出力する。したがって。
ウェイト選択回路６から出力されたコードＣＤ、。
ＣＤＩは、現在アクセスされた素子に対する必要なウェ
イト数である。
イト数である。
一方、ＣＰＵＩは、アドレスの送出とともに。
コントロール信号（メモリ・リード／ライト、またはｌ
１０ＩＪ−ド・ライト）ＣＮＴをウェイト調整回路４に
送出する。ウェイト調整回路４では、ＣＰＵＩの基本ク
ロックを考慮して、次段に接続されているウェイト発生
回路５への信号を、コントロール信号ＣＮＴに比べて遅
らせることでかきる。
１０ＩＪ−ド・ライト）ＣＮＴをウェイト調整回路４に
送出する。ウェイト調整回路４では、ＣＰＵＩの基本ク
ロックを考慮して、次段に接続されているウェイト発生
回路５への信号を、コントロール信号ＣＮＴに比べて遅
らせることでかきる。
ウェイト発生回路５は、ＣＰＵ１からの基本クロックＣ
ＬＫに同期して、ウェイト０〜３の出力信号をウェイト
選択回路７に送出する。
ＬＫに同期して、ウェイト０〜３の出力信号をウェイト
選択回路７に送出する。
第２図は、第１図のウェイト調整回路の構成図である。
第２図に示すように、ウェイト調整回路４は。
Ｄフリップ・フロップ４１．４２およびＷｔ、Ｗ２、Ｗ
３からなる。
３からなる。
通常のクロック速度のときにはＷｌを選択し。
コントロール信号ＣＮＴをダイレクトにウェイト発生回
路５に送出して使用する。ＣＰＵ１の基本クロックが速
くなり、ウェイト数を増す必要が生じた場合には、端子
０２とＷ２．または０３とＷ３を選択する。これらを選
択すると１通常の場合（Ｗｌを選択したとき）のウェイ
ト数に対し、ｌないし２のウェイト数の増加となる。す
なわち、Ｗ２ではＤフリップ・フロップ４１によりｌク
ロック分だけ、Ｗ３ではＤフリップ・プロップ４１゜４
２により２クロック分だけ、それぞれ遅延させる。
路５に送出して使用する。ＣＰＵ１の基本クロックが速
くなり、ウェイト数を増す必要が生じた場合には、端子
０２とＷ２．または０３とＷ３を選択する。これらを選
択すると１通常の場合（Ｗｌを選択したとき）のウェイ
ト数に対し、ｌないし２のウェイト数の増加となる。す
なわち、Ｗ２ではＤフリップ・フロップ４１によりｌク
ロック分だけ、Ｗ３ではＤフリップ・プロップ４１゜４
２により２クロック分だけ、それぞれ遅延させる。
第３図は、第２図のウェイト調整回路の出力タイミング
・チャートである。
・チャートである。
第３図に示すように、基本クロックＣＬＫに対して、
ＣＰＵＩから３．５クロック分のウェイト数を持つコ
マンドが送出された場合、ウェイト調整回路４でＷｌが
選択されているときには、そのままのウェイト数（コマ
ンド幅）をウェイト発生回路５に送出し、Ｗ２が選択さ
れたときには１次のクロックの立上りからコマンド終了
後の最初のクロックの立上りまでの期間、つまり３クロ
ック分のウェイト数をウェイト発生回路５に送出する。
ＣＰＵＩから３．５クロック分のウェイト数を持つコ
マンドが送出された場合、ウェイト調整回路４でＷｌが
選択されているときには、そのままのウェイト数（コマ
ンド幅）をウェイト発生回路５に送出し、Ｗ２が選択さ
れたときには１次のクロックの立上りからコマンド終了
後の最初のクロックの立上りまでの期間、つまり３クロ
ック分のウェイト数をウェイト発生回路５に送出する。
また、Ｗ３が選択されたときには、さらに次のクロック
の立上りからコマンド終了後の最初のクロックの立上り
までの期間、つまり２クロック分のウェイト数をウェイ
ト発生回路５に送出する。
の立上りからコマンド終了後の最初のクロックの立上り
までの期間、つまり２クロック分のウェイト数をウェイ
ト発生回路５に送出する。
第４図は、第１図のウェイト発生回路の出力タイミング
・チャートである。
・チャートである。
ウェイト発生回路５は、ウェイト調整回路４の出力信号
に対して、ウェイト信号を発生する０例えば、ウェイト
発生回路５は、シフトレジスタ。
に対して、ウェイト信号を発生する０例えば、ウェイト
発生回路５は、シフトレジスタ。
フリップ・フロップ等により構成されている。すなわち
、第４図に示す基本クロックＣＬＫに対して、ウェイト
調整回路４の出力（この場合、３．５クロック分）が入
力すると、それをそのまま出力するウェイト信号０ （
ＷＡ Ｉ Ｔ Ｏ）、次のクロックの立上りから入力終
了後の最初のクロックの立上りまでの期間、つまり３ク
ロック分のウェイト数を出力するウェイト信号１（ＷＡ
ＩＴｌ）、さらにｌクロック短い２クロック分のウェイ
ト数を出力するウェイト信号２（ＷＡＩＴ２）、さらに
ｌクロック短いｌクロック分のウェイト数を出力するウ
ェイト信号３（ＷＡＩＴ３）を、同時並列してウェイト
選択回路７に送出する。
、第４図に示す基本クロックＣＬＫに対して、ウェイト
調整回路４の出力（この場合、３．５クロック分）が入
力すると、それをそのまま出力するウェイト信号０ （
ＷＡ Ｉ Ｔ Ｏ）、次のクロックの立上りから入力終
了後の最初のクロックの立上りまでの期間、つまり３ク
ロック分のウェイト数を出力するウェイト信号１（ＷＡ
ＩＴｌ）、さらにｌクロック短い２クロック分のウェイ
ト数を出力するウェイト信号２（ＷＡＩＴ２）、さらに
ｌクロック短いｌクロック分のウェイト数を出力するウ
ェイト信号３（ＷＡＩＴ３）を、同時並列してウェイト
選択回路７に送出する。
ウェイト選択回路７では、ウェイト選択回路６からのコ
ードＣＤｏ、ＣＤ、により、必要なウェイト信号を選択
し、これをｃｐｕｔのＲＥＡＤＹ入力に送る。ＣＰＵ１
は、このウェイト信号により、コントロール信号ＣＮＴ
をインアクティブにし、一連のサイクルを終了する。
ードＣＤｏ、ＣＤ、により、必要なウェイト信号を選択
し、これをｃｐｕｔのＲＥＡＤＹ入力に送る。ＣＰＵ１
は、このウェイト信号により、コントロール信号ＣＮＴ
をインアクティブにし、一連のサイクルを終了する。
このように１本実施例では、ウェイト調整回路４により
、ＣＰＵＩの基本クロックＣＬＫの変化に対しＣＰＵＩ
からのコントロール信号ＣＮＴを遅らせて、マイクロコ
ンピュータ・システム全体のウェイト数を可変にしてい
るため、きわめて簡単にウェイト数を変えることができ
る。また、アドレス・デコード回路２，３、ウェイト選
択回路６により、ＣＰＵＩからアクセスされたメモリや
各Ｉ１０に対して、ウェイト数を効率よく選択できるの
で、アクセス・タイムの短い素子に対しては幅の狭いコ
マンド、アクセス・タイムの長い素子に対しては幅の広
いコマンドをそれぞれ送出して、処理能力を上げること
ができる。
、ＣＰＵＩの基本クロックＣＬＫの変化に対しＣＰＵＩ
からのコントロール信号ＣＮＴを遅らせて、マイクロコ
ンピュータ・システム全体のウェイト数を可変にしてい
るため、きわめて簡単にウェイト数を変えることができ
る。また、アドレス・デコード回路２，３、ウェイト選
択回路６により、ＣＰＵＩからアクセスされたメモリや
各Ｉ１０に対して、ウェイト数を効率よく選択できるの
で、アクセス・タイムの短い素子に対しては幅の狭いコ
マンド、アクセス・タイムの長い素子に対しては幅の広
いコマンドをそれぞれ送出して、処理能力を上げること
ができる。
効 果
以上説明したように１本発明によれば、ＣＰＵのウェイ
ト数をメモリや各入出力機器のアクセスに対して効率よ
く選択できるので、システムの処理能力を向上させるこ
とができる。また、ＣＰＵの基本クロックが変化した場
合でも、きわめて簡単にウェイト数を変更することがで
きる。
ト数をメモリや各入出力機器のアクセスに対して効率よ
く選択できるので、システムの処理能力を向上させるこ
とができる。また、ＣＰＵの基本クロックが変化した場
合でも、きわめて簡単にウェイト数を変更することがで
きる。
第１ｒＭは本発明の一実施例を示すウェイト・サイクル
挿入回路のブロック図、第２図は第１図のウェイト選択
回路の構成図、第３図は第２図のウェイト調整回路の出
力タイミング・チャート、第４図は第１図のウェイト発
生回路の出力タイミング・チャートである。 １：ＣＰＵ、２．３ニアドレス・デコード回路。 ４：ウェイト調整回路、５：ウェイト発生回路。 ６，７：ウェイト選択回路、４１．４２：フリノブ・フ
ロップ。 特許出願人 株式会社リ コ − 第１図 第２図 第３図 第ヰ図
挿入回路のブロック図、第２図は第１図のウェイト選択
回路の構成図、第３図は第２図のウェイト調整回路の出
力タイミング・チャート、第４図は第１図のウェイト発
生回路の出力タイミング・チャートである。 １：ＣＰＵ、２．３ニアドレス・デコード回路。 ４：ウェイト調整回路、５：ウェイト発生回路。 ６，７：ウェイト選択回路、４１．４２：フリノブ・フ
ロップ。 特許出願人 株式会社リ コ − 第１図 第２図 第３図 第ヰ図
Claims (1)
- （１）ＣＰＵ、該ＣＰＵのプログラムやデータを格納す
るメモリ、および各種入出力機器を接続するマイクロコ
ンピュータ・システムにおいて、上気ＣＰＵからのメモ
リおよび入出力機器のアドレスをデコードする手段、上
記ＣＰＵからのコントロール信号、基本クロックを受け
て、該基本クロックの変化に対して上記コントロール信
号を遅延させ、ウェイト数を変更させるウェイト調整手
段、および該ウェイト調整手段の出力をもとに、複数種
類のウェイト信号を発生し、その中の１つを上記デコー
ド手段の出力により選択する手段を有することを特徴と
するウェイト・サイクル挿入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21197084A JPS6190252A (ja) | 1984-10-09 | 1984-10-09 | ウエイト・サイクル插入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21197084A JPS6190252A (ja) | 1984-10-09 | 1984-10-09 | ウエイト・サイクル插入回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190252A true JPS6190252A (ja) | 1986-05-08 |
Family
ID=16614722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21197084A Pending JPS6190252A (ja) | 1984-10-09 | 1984-10-09 | ウエイト・サイクル插入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205962A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | 入出力命令実行制御方式 |
| JPH086896A (ja) * | 1994-06-16 | 1996-01-12 | Nec Corp | データ処理装置 |
-
1984
- 1984-10-09 JP JP21197084A patent/JPS6190252A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205962A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | 入出力命令実行制御方式 |
| JPH086896A (ja) * | 1994-06-16 | 1996-01-12 | Nec Corp | データ処理装置 |
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