JPH02223246A - ビットスリップ制御回路 - Google Patents
ビットスリップ制御回路Info
- Publication number
- JPH02223246A JPH02223246A JP1044247A JP4424789A JPH02223246A JP H02223246 A JPH02223246 A JP H02223246A JP 1044247 A JP1044247 A JP 1044247A JP 4424789 A JP4424789 A JP 4424789A JP H02223246 A JPH02223246 A JP H02223246A
- Authority
- JP
- Japan
- Prior art keywords
- reset signal
- counter
- bit slip
- memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信装置において、データをメモリに
書き込み、読み出しクロックにてメモリからデータを読
み出す際に、データのビットスリップを防止する制御を
行うビットスリップ制御回路に関する。
書き込み、読み出しクロックにてメモリからデータを読
み出す際に、データのビットスリップを防止する制御を
行うビットスリップ制御回路に関する。
この種のビットスリップ制御回路には、例えば電源投入
時においてビットスリップを防止するものがある。この
ようなビットスリップ制御回路の一例が第２図に示され
ている。
時においてビットスリップを防止するものがある。この
ようなビットスリップ制御回路の一例が第２図に示され
ている。
第２図に示される従来のビットスリップ制御回路は、入
力データの位相ジッタを吸収するメモリ１１と、メモリ
１１ヘデータを書き込むためのカウンタ１２と、メモ１
月１よりデータを読み出すためのカウンタ１３と、メモ
リ１１への書き込み位相と読み出し位相を監視してビッ
トスリップが生じないかどうかを判定する位相比較回路
１４と、書き込みデータを遅延させる遅延回路１６と、
遅延回路１６を経由した書き込みデータまたは遅延回路
１６を経由しない書き込みデータを、位相比較回路１４
の制御により選択するセレクタ１５とで構成されている
。
力データの位相ジッタを吸収するメモリ１１と、メモリ
１１ヘデータを書き込むためのカウンタ１２と、メモ１
月１よりデータを読み出すためのカウンタ１３と、メモ
リ１１への書き込み位相と読み出し位相を監視してビッ
トスリップが生じないかどうかを判定する位相比較回路
１４と、書き込みデータを遅延させる遅延回路１６と、
遅延回路１６を経由した書き込みデータまたは遅延回路
１６を経由しない書き込みデータを、位相比較回路１４
の制御により選択するセレクタ１５とで構成されている
。
上述した従来のビットスリップ制御回路は、書き込みデ
ータを遅延させる遅延回路、および遅延させた書き込み
データとを遅延させない書き込みデータとを選択するセ
レクタとを有し、さらにセレクタを制御する位相比較回
路も有しているため、ハード規模が増える欠点がある。
ータを遅延させる遅延回路、および遅延させた書き込み
データとを遅延させない書き込みデータとを選択するセ
レクタとを有し、さらにセレクタを制御する位相比較回
路も有しているため、ハード規模が増える欠点がある。
本発明の目的は、このような欠点を除去し、簡単な構成
でビットスリップを制御できるビ・ノドスリップ制御回
路を提供することにある。
でビットスリップを制御できるビ・ノドスリップ制御回
路を提供することにある。
本発明は、データの位相ジッタを吸収するメモリと、前
記メモリへデータを書き込むための書き込みカウンタと
、前記メモリよりデータを読み出すための読み出しカウ
ンタとを備えるビットスリップ制御回路において、 電源投入時にリセット信号を出力するリセ７）信号出力
部と、 前記リセット信号出力部からのリセット信号が入力され
ると、所定の遅延時間をもって、前記書き込みカウンタ
と前記読み出しカウンタとをリセットするリセット部と
を有することを特徴としている。
記メモリへデータを書き込むための書き込みカウンタと
、前記メモリよりデータを読み出すための読み出しカウ
ンタとを備えるビットスリップ制御回路において、 電源投入時にリセット信号を出力するリセ７）信号出力
部と、 前記リセット信号出力部からのリセット信号が入力され
ると、所定の遅延時間をもって、前記書き込みカウンタ
と前記読み出しカウンタとをリセットするリセット部と
を有することを特徴としている。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図である。
このビットスリップ制御回路は、人力データの位相ジッ
タを吸収するメモリ１と、メモリ１ヘデータを書き込む
ためのカウンタ２と、メモリ１よりデータを読み出すた
めのカウンタ３と、ビットスリップを防止するためにメ
モリ１への書き込み位相と読み出し位相との間に遅延量
を設けるリセット信号遅延回路４と、書き込み用のカウ
ンタ回路２を読み出し用のカウンタ回路３より早くリセ
ットするためのスイッチ５とで構成されている。
タを吸収するメモリ１と、メモリ１ヘデータを書き込む
ためのカウンタ２と、メモリ１よりデータを読み出すた
めのカウンタ３と、ビットスリップを防止するためにメ
モリ１への書き込み位相と読み出し位相との間に遅延量
を設けるリセット信号遅延回路４と、書き込み用のカウ
ンタ回路２を読み出し用のカウンタ回路３より早くリセ
ットするためのスイッチ５とで構成されている。
次に、本実施例動作について説明する。
電源が投入されると、ただちにスイッチ５がオンする。
スイッチ５のオンにより発生したリセット信号が、書き
込み用のカウンタ２と、リセット信号遅延回路４とに入
力される。書き込み用のカウンタ２が、入力されたリセ
ット信号によりリセットされる。すなわち、書き込み用
のカウンタ２は、電源が投入されると、ただちにリセッ
トされる。
込み用のカウンタ２と、リセット信号遅延回路４とに入
力される。書き込み用のカウンタ２が、入力されたリセ
ット信号によりリセットされる。すなわち、書き込み用
のカウンタ２は、電源が投入されると、ただちにリセッ
トされる。
一方、リセット信号遅延回路４に入力されたリセット信
号は、このリセット信号遅延回路４により所定時間遅延
されて、読み出し用のカウンタ３に出力される。読み出
し用のカウンタ３が、このリセット信号によりリセット
される。すなわち、読み出し用のカウンタ３は、電源が
投入されてから所定時間後にリセットされる。
号は、このリセット信号遅延回路４により所定時間遅延
されて、読み出し用のカウンタ３に出力される。読み出
し用のカウンタ３が、このリセット信号によりリセット
される。すなわち、読み出し用のカウンタ３は、電源が
投入されてから所定時間後にリセットされる。
このように、電源投入時のリセット信号がリセット信号
遅延回路４の位相差として書き込み用のカウンタ２と読
み出し用のカウンタ３に与えられるため、すなわち読み
出し用のカウンタ３に対しては、リセット信号遅延回路
４を経過してリセット信号が与えられるため、メモリ１
への書き込み位相と読み出し位相との間に一定の遅延量
が与えられる。さらに、メモリ１への書き込み位相と読
み出し位相との差がビットスリップを生じない範囲に、
この遅延量が設定されている。この遅延量が設定されて
いるリセット信号により読み出し用のカウンタ３をリセ
ットし、遅延量が設定されていないリセット信号により
書き込み用のカウンタ２をリセットするのでビットスリ
ップを防止することができる。
遅延回路４の位相差として書き込み用のカウンタ２と読
み出し用のカウンタ３に与えられるため、すなわち読み
出し用のカウンタ３に対しては、リセット信号遅延回路
４を経過してリセット信号が与えられるため、メモリ１
への書き込み位相と読み出し位相との間に一定の遅延量
が与えられる。さらに、メモリ１への書き込み位相と読
み出し位相との差がビットスリップを生じない範囲に、
この遅延量が設定されている。この遅延量が設定されて
いるリセット信号により読み出し用のカウンタ３をリセ
ットし、遅延量が設定されていないリセット信号により
書き込み用のカウンタ２をリセットするのでビットスリ
ップを防止することができる。
このようにして本実施例は電源投入時、まず書き込みカ
ウンタをリセットし、次にビットスリップを生じない位
相差を与えるためリセット信号遅延回路を通して読み出
しカウンタをリセットすることにより、簡単な回路構成
でビットスリップを制御できる。
ウンタをリセットし、次にビットスリップを生じない位
相差を与えるためリセット信号遅延回路を通して読み出
しカウンタをリセットすることにより、簡単な回路構成
でビットスリップを制御できる。
以上説明したように本発明は、簡単な構成でビットスリ
ップを制御するので、ハード規模の増加を防止できる効
果がある。
ップを制御するので、ハード規模の増加を防止できる効
果がある。
第１図は、本発明の一実施例を示すブロック図、第２図
は、従来のビットスリップ制御回路の−例を示すブロッ
ク図である。 １・・・メモリ ２．３・・・カウンタ ４・・・リセット信号遅延回路 ５・・・スイッチ
は、従来のビットスリップ制御回路の−例を示すブロッ
ク図である。 １・・・メモリ ２．３・・・カウンタ ４・・・リセット信号遅延回路 ５・・・スイッチ
Claims (1)
- （１）データの位相ジッタを吸収するメモリと、前記メ
モリへデータを書き込むための書き込みカウンタと、前
記メモリよりデータを読み出すための読み出しカウンタ
とを備えるビットスリップ制御回路において、 電源投入時にリセット信号を出力するリセット信号出力
部と、 前記リセット信号出力部からのリセット信号が入力され
ると、所定の遅延時間をもって、前記書き込みカウンタ
と前記読み出しカウンタとをリセットするリセット部と
を有することを特徴とするビットスリップ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044247A JPH02223246A (ja) | 1989-02-23 | 1989-02-23 | ビットスリップ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044247A JPH02223246A (ja) | 1989-02-23 | 1989-02-23 | ビットスリップ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02223246A true JPH02223246A (ja) | 1990-09-05 |
Family
ID=12686206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044247A Pending JPH02223246A (ja) | 1989-02-23 | 1989-02-23 | ビットスリップ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02223246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
-
1989
- 1989-02-23 JP JP1044247A patent/JPH02223246A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
| US8477897B1 (en) | 2004-04-21 | 2013-07-02 | Altera Corporation | Bit slip circuitry for serial data signals |
| US8774305B1 (en) | 2004-04-21 | 2014-07-08 | Altera Corporation | Bit slip circuitry for serial data signals |
| US9054854B1 (en) | 2004-04-21 | 2015-06-09 | Altera Corporation | Bit slip circuitry for serial data signals |
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