JP3099803B2 - エラスティックストアメモリの制御装置 - Google Patents
エラスティックストアメモリの制御装置Info
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- JP3099803B2 JP3099803B2 JP10110367A JP11036798A JP3099803B2 JP 3099803 B2 JP3099803 B2 JP 3099803B2 JP 10110367 A JP10110367 A JP 10110367A JP 11036798 A JP11036798 A JP 11036798A JP 3099803 B2 JP3099803 B2 JP 3099803B2
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Description
【０００１】
【発明の属する技術分野】本発明は、エラスティックス
トアメモリの制御装置に関し、特に、入カデータの書込
みスタート信号が書込み禁止領域内に位置した場合にエ
ラスティックストアメモリへの書込み動作を制御するエ
ラスティックストアメモリの制御装置に関する。
トアメモリの制御装置に関し、特に、入カデータの書込
みスタート信号が書込み禁止領域内に位置した場合にエ
ラスティックストアメモリへの書込み動作を制御するエ
ラスティックストアメモリの制御装置に関する。
【０００２】
【従来の技術】従来から、エラスティックストアメモリ
は、データの書込み及び読出しを任意の位相で行うこと
ができるため、伝送路から任意の位相で到着したフレー
ム（データ）をバッファリングして、装置内の基準とな
る位相に変換するために使用されている。
は、データの書込み及び読出しを任意の位相で行うこと
ができるため、伝送路から任意の位相で到着したフレー
ム（データ）をバッファリングして、装置内の基準とな
る位相に変換するために使用されている。
【０００３】図３は、従来のエラスティックストアメモ
リの制御装置を示す。このエラスティックストアメモリ
の制御装置２０は、書込みスタート信号が書込み禁止領
域（以下、「禁止領域」とも言う）内であるか否かを比
較する禁止領域比較回路６と、信号入力データを遅延さ
せる入力データ遅延挿入回路４と、禁止領域比較回路６
からの書込み／読出し位相異常信号７の出力に応じて、
入力データを選択的にエラスティックストアメモリ８に
出力するセレクタ３と、書込みスタート信号（タイミン
グ）を遅延させる書込みタイミング遅延挿入回路５と、
禁止領域比較回路６からの書込み／読出し位相異常信号
７の出力に応じて、書込みスタート信号を選択的にエラ
スティックストアメモリ８に出力するセレクタ２とを備
えている。ここで、書込み禁止領域（禁止領域）とは、
エラスティックストアメモリ８上のあるアドレスに対し
てデータを書込むときのタイミングにより、そのアドレ
スからデータを読込むときのタイミングの位相に異常が
生じるのを避けるため、書込みを禁止するように設けた
領域をいう。
リの制御装置を示す。このエラスティックストアメモリ
の制御装置２０は、書込みスタート信号が書込み禁止領
域（以下、「禁止領域」とも言う）内であるか否かを比
較する禁止領域比較回路６と、信号入力データを遅延さ
せる入力データ遅延挿入回路４と、禁止領域比較回路６
からの書込み／読出し位相異常信号７の出力に応じて、
入力データを選択的にエラスティックストアメモリ８に
出力するセレクタ３と、書込みスタート信号（タイミン
グ）を遅延させる書込みタイミング遅延挿入回路５と、
禁止領域比較回路６からの書込み／読出し位相異常信号
７の出力に応じて、書込みスタート信号を選択的にエラ
スティックストアメモリ８に出力するセレクタ２とを備
えている。ここで、書込み禁止領域（禁止領域）とは、
エラスティックストアメモリ８上のあるアドレスに対し
てデータを書込むときのタイミングにより、そのアドレ
スからデータを読込むときのタイミングの位相に異常が
生じるのを避けるため、書込みを禁止するように設けた
領域をいう。
【０００４】このエラスティックストアメモリ８ヘの書
込み及び読出しの制御において、従来のエラスティック
ストアメモリの制御装置２０では、書込みと読出しの位
相の逆転を防ぐために、書込み禁止領域内で入カデータ
の書込みスタート信号が発生した場合、禁止領域比較回
路６から書込み／読出し位相異常信号７を発生し、この
書込み／読出し位相異常信号７に応じてセレクタ３及び
セレクタ２で入力データ遅延挿入回路４及び書込みタイ
ミング遅延挿入回路５を選択して、入カデータ及び書込
みスタート信号を禁止領域の範囲外に遅らせるように制
御していた。
込み及び読出しの制御において、従来のエラスティック
ストアメモリの制御装置２０では、書込みと読出しの位
相の逆転を防ぐために、書込み禁止領域内で入カデータ
の書込みスタート信号が発生した場合、禁止領域比較回
路６から書込み／読出し位相異常信号７を発生し、この
書込み／読出し位相異常信号７に応じてセレクタ３及び
セレクタ２で入力データ遅延挿入回路４及び書込みタイ
ミング遅延挿入回路５を選択して、入カデータ及び書込
みスタート信号を禁止領域の範囲外に遅らせるように制
御していた。
【０００５】図４は、従来のエラスティックストアメモ
リの制御装置２０における、入力データとエラスティッ
クストアメモリへのデータ出力の制御を示す。図４
（ａ）は、書込みスタートのタイミングが禁止領域の場
合を示し、図４（ｂ）は、書込みスタートのタイミング
が禁止領域の直前の場合を示す。
リの制御装置２０における、入力データとエラスティッ
クストアメモリへのデータ出力の制御を示す。図４
（ａ）は、書込みスタートのタイミングが禁止領域の場
合を示し、図４（ｂ）は、書込みスタートのタイミング
が禁止領域の直前の場合を示す。
【０００６】図４（ａ）に示すように、従来のエラステ
ィックストアメモリの制御装置２０においては、書込み
スタートのタイミングが禁止領域の場合には、セレクタ
２によって、書込みタイミング遅延挿入回路５からの出
力信号を選択し、セレクタ３によって、エラスティック
ストアメモリ８への書込みを、入力データ遅延挿入回路
４からの出力データで行っている。また、図４（ｂ）に
示すように、書込みスタートタイミングが禁止領域でな
い場合には、セレクタ２によって、実際に入力された書
込みスタート信号を選択し、セレクタ３によって、遅延
されていない入力データをエラスティックストアメモリ
８へ書込んでいる。
ィックストアメモリの制御装置２０においては、書込み
スタートのタイミングが禁止領域の場合には、セレクタ
２によって、書込みタイミング遅延挿入回路５からの出
力信号を選択し、セレクタ３によって、エラスティック
ストアメモリ８への書込みを、入力データ遅延挿入回路
４からの出力データで行っている。また、図４（ｂ）に
示すように、書込みスタートタイミングが禁止領域でな
い場合には、セレクタ２によって、実際に入力された書
込みスタート信号を選択し、セレクタ３によって、遅延
されていない入力データをエラスティックストアメモリ
８へ書込んでいる。
【０００７】
【発明が解決しようとする課題】しかしながら、図３に
示したような従来のエラスティックストアメモリの制御
装置によれば、以下に述べるように、入力データの１フ
レーム分のデータが失われるという問題があった。
示したような従来のエラスティックストアメモリの制御
装置によれば、以下に述べるように、入力データの１フ
レーム分のデータが失われるという問題があった。
【０００８】図５に示すように、書込みスタートのタイ
ミングが禁止領域との狭間に位置した場合、クロックの
ジッタ等の変動により、書込みスタートのタイミングが
禁止領域を出たり入ったりする毎（図４（ａ）及び
（ｂ）を繰り返す毎）に、セレクタ２、３による選択制
御が行われるため、書込みデータのフレーム１で示され
るように、入力データが断統的に失われることになり、
エラスティックストアメモリ８からデータの正常な読出
しができなくなるという問題があった。
ミングが禁止領域との狭間に位置した場合、クロックの
ジッタ等の変動により、書込みスタートのタイミングが
禁止領域を出たり入ったりする毎（図４（ａ）及び
（ｂ）を繰り返す毎）に、セレクタ２、３による選択制
御が行われるため、書込みデータのフレーム１で示され
るように、入力データが断統的に失われることになり、
エラスティックストアメモリ８からデータの正常な読出
しができなくなるという問題があった。
【０００９】従って、本発明の目的は、クロックのジッ
タ等の変動を吸収し、入力データの断続的な欠落を防止
し、入力データを正常に読出すことができエラスティッ
クストアメモリの制御装置を提供することである。
タ等の変動を吸収し、入力データの断続的な欠落を防止
し、入力データを正常に読出すことができエラスティッ
クストアメモリの制御装置を提供することである。
【００１０】
【課題を解決するための手段】本発明は、以上に述べた
目的を実現するため、入力データをエラスティックスト
アメモリに書込むタイミングを制御するエラスティック
ストアメモリの制御装置において、入力データのエラス
ティックストアメモリへの書込みを遅延するデータ遅延
手段と、入力データのエラスティックストアメモリへの
書込みスタート信号を遅延する信号遅延手段と、書込み
スタート信号がエラスティックストアメモリの所定の書
込み禁止領域にあるとき、遅延信号を出力する遅延信号
発生手段と、遅延信号が出力されたとき、入力データの
エラスティックストアメモリへの書込みをデータ遅延手
段を介して行うように選択するデータ経路選択手段と、
遅延信号が出力されたとき、書込みスタート信号のエラ
スティックストアメモリへの供給を信号遅延手段を介し
て行うように選択する信号経路選択手段と、遅延信号が
出力されたとき、所定の書込み禁止領域を所定の領域だ
け拡大した擬似書込み禁止領域を所定の書込み禁止領域
に代えて遅延信号発生手段に供給する禁止領域設定手段
と、を備えるエラスティックストアメモリの制御装置を
提供する。
目的を実現するため、入力データをエラスティックスト
アメモリに書込むタイミングを制御するエラスティック
ストアメモリの制御装置において、入力データのエラス
ティックストアメモリへの書込みを遅延するデータ遅延
手段と、入力データのエラスティックストアメモリへの
書込みスタート信号を遅延する信号遅延手段と、書込み
スタート信号がエラスティックストアメモリの所定の書
込み禁止領域にあるとき、遅延信号を出力する遅延信号
発生手段と、遅延信号が出力されたとき、入力データの
エラスティックストアメモリへの書込みをデータ遅延手
段を介して行うように選択するデータ経路選択手段と、
遅延信号が出力されたとき、書込みスタート信号のエラ
スティックストアメモリへの供給を信号遅延手段を介し
て行うように選択する信号経路選択手段と、遅延信号が
出力されたとき、所定の書込み禁止領域を所定の領域だ
け拡大した擬似書込み禁止領域を所定の書込み禁止領域
に代えて遅延信号発生手段に供給する禁止領域設定手段
と、を備えるエラスティックストアメモリの制御装置を
提供する。
【００１１】
【発明の実施の形態】以下本発明のエラスティックスト
アメモリの制御装置を詳細に説明する。
アメモリの制御装置を詳細に説明する。
【００１２】図１は、本発明のエラスティックストアメ
モリの制御装置を示す。このエラスティックストアメモ
リの制御装置２０は、書込みスタート信号が書込み禁止
領域内であるか否かを比較する禁止領域比較回路６と、
禁止領域比較回路６で使用する禁止領域を選択するセレ
クタ１と、信号入力データを遅延させる入力データ遅延
挿入回路４と、禁止領域比較回路６からの書込み／読出
し位相異常信号７の出力に応じて、入力データを選択的
にエラスティックストアメモリ８に出力するセレクタ３
と、書込みスタート信号（タイミング）を遅延させる書
込みタイミング遅延挿入回路５と、禁止領域比較回路６
からの書込み／読出し位相異常信号７の出力に応じて、
書込みスタート信号を選択的にエラスティックストアメ
モリ８に出力するセレクタ２とを備えている。
モリの制御装置を示す。このエラスティックストアメモ
リの制御装置２０は、書込みスタート信号が書込み禁止
領域内であるか否かを比較する禁止領域比較回路６と、
禁止領域比較回路６で使用する禁止領域を選択するセレ
クタ１と、信号入力データを遅延させる入力データ遅延
挿入回路４と、禁止領域比較回路６からの書込み／読出
し位相異常信号７の出力に応じて、入力データを選択的
にエラスティックストアメモリ８に出力するセレクタ３
と、書込みスタート信号（タイミング）を遅延させる書
込みタイミング遅延挿入回路５と、禁止領域比較回路６
からの書込み／読出し位相異常信号７の出力に応じて、
書込みスタート信号を選択的にエラスティックストアメ
モリ８に出力するセレクタ２とを備えている。
【００１３】図１において、禁止領域比較回路６は入カ
データの書込みスタートのタイミングが禁止領域内にあ
ることを検出すると、書込み／読出し位相異常信号７を
送出する。この信号により、セレクタ２及び３は、エラ
スティックストアメモリ８に出力される書込みスタート
信号及び入力データを、それぞれ書込みタイミング遅延
挿入回路５及び入カデータ遅延挿入回路４を通した信号
及びデータに切り替える。これと同じタイミングで、セ
レクタ１は、比較に使用する領域を実際の禁止領域から
擬似禁止領域に切り替える。この擬似禁止領域は実際の
禁止領域と比較して、前後数ビット分だけその領域を拡
大してある。この擬似禁止領域の拡大領域でクロックの
ジッタ等による変動を吸収し、入カデータの書込みスタ
ート信号の発生タイミングが実際の禁止領域の狭間に位
置した場合に、禁止領域を出たり入ったりすることを防
ぐことができる。
データの書込みスタートのタイミングが禁止領域内にあ
ることを検出すると、書込み／読出し位相異常信号７を
送出する。この信号により、セレクタ２及び３は、エラ
スティックストアメモリ８に出力される書込みスタート
信号及び入力データを、それぞれ書込みタイミング遅延
挿入回路５及び入カデータ遅延挿入回路４を通した信号
及びデータに切り替える。これと同じタイミングで、セ
レクタ１は、比較に使用する領域を実際の禁止領域から
擬似禁止領域に切り替える。この擬似禁止領域は実際の
禁止領域と比較して、前後数ビット分だけその領域を拡
大してある。この擬似禁止領域の拡大領域でクロックの
ジッタ等による変動を吸収し、入カデータの書込みスタ
ート信号の発生タイミングが実際の禁止領域の狭間に位
置した場合に、禁止領域を出たり入ったりすることを防
ぐことができる。
【００１４】
【実施例】以下、本発明のエラスティックストアメモリ
の制御装置１０の動作を説明する。
の制御装置１０の動作を説明する。
【００１５】図２は、本発明のエラスティックストアメ
モリの制御装置１０における、入力データとエラスティ
ックストアメモリ８への出力データの制御を示す。本発
明のエラスティックストアメモリの制御装置１０におい
ては、図２（ａ）に示すように、書込みスタート信号が
禁止領域に入った場合には、禁止領域比較回路６はそれ
を検出し、書込み／読出し位相異常信号７を出力する。
この書込み／読出し位相異常信号７により、セレクタ２
及びセレクタ３は、それぞれ書込みスタート信号及び入
カデータを、書込みタイミング遅延挿入回路５及び入力
データ遅延挿入回路４を通した出力に切り替え、エラス
ティックストアメモリ８に出力する。これと同時に、書
込み／読出し位相異常信号７によって、セレクタ１は、
禁止領域比較回路６の使用する禁止領域を実際の禁止領
域から前後数ビット分拡大された擬似禁止領域に切り替
える。
モリの制御装置１０における、入力データとエラスティ
ックストアメモリ８への出力データの制御を示す。本発
明のエラスティックストアメモリの制御装置１０におい
ては、図２（ａ）に示すように、書込みスタート信号が
禁止領域に入った場合には、禁止領域比較回路６はそれ
を検出し、書込み／読出し位相異常信号７を出力する。
この書込み／読出し位相異常信号７により、セレクタ２
及びセレクタ３は、それぞれ書込みスタート信号及び入
カデータを、書込みタイミング遅延挿入回路５及び入力
データ遅延挿入回路４を通した出力に切り替え、エラス
ティックストアメモリ８に出力する。これと同時に、書
込み／読出し位相異常信号７によって、セレクタ１は、
禁止領域比較回路６の使用する禁止領域を実際の禁止領
域から前後数ビット分拡大された擬似禁止領域に切り替
える。
【００１６】従って、次の書込みスタート信号が、図２
（ｂ）に示すようにクロックのジッタ等の変動により、
実際の禁止領域を外れた場合でも、擬似禁止領域内であ
るため、禁止領域比較回路６は書込み／読出し位相異常
信号７を解除せず、従来のように、セレクタ３及びセレ
クタ２は、入カデータ及び書込みスタート信号を入力デ
ータ遅延挿入回路４及び書込みタイミング遅延挿入回路
５を通さない出力に切り替えることにはならない。ま
た、図２（ｃ）に示すように、入カデータの書込みスタ
ート信号のタイミングが、クロックのジッタ等の変動以
外の変動によって擬似禁止領域から出た場合には、禁止
領域比較回路６は書込み／読出し位相異常信号７を解除
し、セレクタ１は、禁止領域比較回路６の使用する禁止
領域を元の禁止領域にし、セレクタ３及びセレクタ２
は、入カデータ及び書込みスタート信号を入力データ遅
延挿入回路４及び書込みタイミング遅延挿入回路５を通
さない出力に切り替える。
（ｂ）に示すようにクロックのジッタ等の変動により、
実際の禁止領域を外れた場合でも、擬似禁止領域内であ
るため、禁止領域比較回路６は書込み／読出し位相異常
信号７を解除せず、従来のように、セレクタ３及びセレ
クタ２は、入カデータ及び書込みスタート信号を入力デ
ータ遅延挿入回路４及び書込みタイミング遅延挿入回路
５を通さない出力に切り替えることにはならない。ま
た、図２（ｃ）に示すように、入カデータの書込みスタ
ート信号のタイミングが、クロックのジッタ等の変動以
外の変動によって擬似禁止領域から出た場合には、禁止
領域比較回路６は書込み／読出し位相異常信号７を解除
し、セレクタ１は、禁止領域比較回路６の使用する禁止
領域を元の禁止領域にし、セレクタ３及びセレクタ２
は、入カデータ及び書込みスタート信号を入力データ遅
延挿入回路４及び書込みタイミング遅延挿入回路５を通
さない出力に切り替える。
【００１７】以上のように、実際の禁止領域よりも前後
の幅を広くした擬似禁止領域を用いて、クロックのジッ
タ等による書込みタイミング信号の変動を吸収すること
によって、エラスティックストアメモリ８ヘの入カデー
タの断続的な欠落を防ぎ、入力データを正常に読出すこ
とができるようになった。
の幅を広くした擬似禁止領域を用いて、クロックのジッ
タ等による書込みタイミング信号の変動を吸収すること
によって、エラスティックストアメモリ８ヘの入カデー
タの断続的な欠落を防ぎ、入力データを正常に読出すこ
とができるようになった。
【００１８】
【発明の効果】以上述べた通り、本発明のエラスティッ
クストアメモリの制御装置によれば、予め設定された書
込み禁止領域とは別に、その領域を前後数ビットに渡っ
て拡大した擬似禁止領域を設定しておき、入カデータの
書込みスタート信号が禁止領域内に位置した場合、禁止
領域を擬似禁止領域に切り替えて使用することにしたの
で、クロックのジッタ等の変動により書込みスタート信
号が禁止領域を出たり入ったりしないようにして入力デ
ータが断続的に失われることを防止し、入力データの正
常な読出しができるようになった。
クストアメモリの制御装置によれば、予め設定された書
込み禁止領域とは別に、その領域を前後数ビットに渡っ
て拡大した擬似禁止領域を設定しておき、入カデータの
書込みスタート信号が禁止領域内に位置した場合、禁止
領域を擬似禁止領域に切り替えて使用することにしたの
で、クロックのジッタ等の変動により書込みスタート信
号が禁止領域を出たり入ったりしないようにして入力デ
ータが断続的に失われることを防止し、入力データの正
常な読出しができるようになった。
【図１】本発明によるエラスティックストアメモリの制
御装置を示す概略図である。
御装置を示す概略図である。
【図２】本発明のエラスティックストアメモリの制御装
置における、入力データとエラスティックストアメモリ
への出力データの制御を示す図である。
置における、入力データとエラスティックストアメモリ
への出力データの制御を示す図である。
【図３】従来のエラスティックストアメモリの制御装置
を示す概略図である。
を示す概略図である。
【図４】従来のエラスティックストアメモリの制御装置
における、入力データとエラスティックストアメモリへ
の出力データの制御を示す図である。
における、入力データとエラスティックストアメモリへ
の出力データの制御を示す図である。
【図５】従来のエラスティックストアメモリの制御装置
における、入力データのフレームの欠落を示す図であ
る。
における、入力データのフレームの欠落を示す図であ
る。
１、２、３ セレクタ ４ 入力データ遅延挿入回路 ５ 書込みタイミング遅延挿入回路 ６ 禁止領域比較回路 ７ 書込み／読出し位相異常信号 ８ エラスティックストアメモリ １０、２０ エラスティックストアメモリの制御装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 12/00 H04J 3/06 G06F 5/00 - 5/06
Claims (3)
- 【請求項１】入力データをエラスティックストアメモリ
に書込むタイミングを制御するエラスティックストアメ
モリの制御装置において、 前記入力データの前記エラスティックストアメモリへの
書込みを遅延するデータ遅延手段と、 前記入力データの前記エラスティックストアメモリへの
書込みスタート信号を遅延する信号遅延手段と、 前記書込みスタート信号が前記エラスティックストアメ
モリの所定の書込み禁止領域にあるとき、遅延信号を出
力する遅延信号発生手段と、 前記遅延信号が出力され
たとき、前記入力データの前記エラスティックストアメ
モリへの書込みを前記データ遅延手段を介して行うよう
に選択するデータ経路選択手段と、 前記遅延信号が出力されたとき、前記書込みスタート信
号の前記エラスティックストアメモリへの供給を前記信
号遅延手段を介して行うように選択する信号経路選択手
段と、 前記遅延信号が出力されたとき、前記所定の書込み禁止
領域を所定の領域だけ拡大した擬似書込み禁止領域を前
記所定の書込み禁止領域に代えて前記遅延信号発生手段
に供給する禁止領域設定手段と、を備えるエラスティッ
クストアメモリの制御装置。 - 【請求項２】前記禁止領域設定手段は、前記遅延信号の
有無に基づいて、前記所定の書込み禁止領域と前記擬似
書込み禁止領域の１つを選択するセレクタである請求項
１記載のエラスティックストアメモリの制御装置。 - 【請求項３】前記セレクタは、前記擬似書込み禁止領域
として前記所定の書込み禁止領域の前後に数ビットを付
加して拡大された禁止領域を入力する構成の請求項１ま
たは２記載のエラスティックストアメモリの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110367A JP3099803B2 (ja) | 1998-04-21 | 1998-04-21 | エラスティックストアメモリの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110367A JP3099803B2 (ja) | 1998-04-21 | 1998-04-21 | エラスティックストアメモリの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306089A JPH11306089A (ja) | 1999-11-05 |
| JP3099803B2 true JP3099803B2 (ja) | 2000-10-16 |
Family
ID=14534007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110367A Expired - Fee Related JP3099803B2 (ja) | 1998-04-21 | 1998-04-21 | エラスティックストアメモリの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099803B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095182A (ja) * | 2012-11-07 | 2014-05-22 | Js Corp | 既設共同住宅の改修方法および共同住宅 |
-
1998
- 1998-04-21 JP JP10110367A patent/JP3099803B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014095182A (ja) * | 2012-11-07 | 2014-05-22 | Js Corp | 既設共同住宅の改修方法および共同住宅 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11306089A (ja) | 1999-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |