JPS63188898A

JPS63188898A - 半導体記憶装置

Info

Publication number: JPS63188898A
Application number: JP62021026A
Authority: JP
Inventors: Shigeru Atsumi; 渥美　滋; Sumio Tanaka; 田中　寿実夫; Nobuaki Otsuka; 伸朗大塚; Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-31
Filing date: 1987-01-31
Publication date: 1988-08-04
Anticipated expiration: 2009-06-08
Also published as: JPH0644396B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は半導体記憶装置に係わし特に、チップイネー
ブル信号に従ってアドレス選択手段や情報出力手段のイ
ネーブル状態及びディスイネーブル状態を設定する回路
に関する。

（従来の技術）外部非同期型や内部非同期型の半導体記憶装置において
は、情報記憶部のアドレスを指定するためのアドレス指
定信号の他に、いくつかのコントロール信号が与えられ
る。例えば、紫外線消去型の読出し専用メモリ（以下、
ＥＰＲＯＭと記す）においては、チップのイネーブル状
態あるいはディスイネーブル状態を指定するチップイネ
ーブル信号と、チップの出力部のイネーブル状態あるい
はディスイネーブル状態を指定する出力イネーブル信号
が与えられる。

第６図は上記ＥＰＲＯＭの構成を示す回路図である。図
に於いて、１１は、チップ外部から与えられるＴＴＬレ
ベル（あるいはＭＯＳレベル）のチップイネーブル信号
ＥＣをチップ内部のＭＯＳレベルのチップイネーブル信
号ＥＣ”に変換するＥＣバッファである。チップイネー
ブル信号ＥＣ−がローレベル（イネーブル指定レベル）
になると、行アドレスバッファ１２、行デコーダ１３、
列アドレスバッファ１４、列デコーダ１５がイネーブル
状態になしまた、リセットトランジスタ１６ｎはオフ状
態となる。これによし行デコーダ１３は行アドレスバッ
ファ１２を介して与えられる行アドレス指定信号をデコ
ードし、該信号によって指定されるメモリセル１７上の
行アドレス（ワード線１８ｎ）を選択する。同様に、°
　　列デコーダ１５は列アドレスバッファ１４を介して
与えられる列アドレス指定信号をデコードし、メモリセ
ル１７上の列アドレスくビット線１９ｎ）を選択する。

これによって選択されたアドレスから読み出されたデー
タは、センスアンプ２０によって１．０を判定された後
、出力コントロール回路２１に与えられる。この出力コ
ントロール回路２１は、ＯＥバッファ２２から出力され
るアウトプットイネーブル信号ＯＥ−がローレベルの期
間にイネーブル状態となしセンスアンプ２１の出力をＩ
１０バッファ２３に与える。ＯＥバッフ１２２は、チッ
プイネーブル信号ＣＥ＝がローレベルになるとイネーブ
ル状態となしチップ外部から与えられるＴＴＬレベル（
あるいはＭＯＳレベル）のアウトプットイネーブル信号
ＣＥをチップ内部のＭＯＳレベルのアウトプットイネー
ブル信号ＯＥ−に変換する。

一方、イネーブル信号ＣＥ′がハイレベル（ディスイネ
ーブル指定レベル）になると、アドレスバッファ１２．
１４やデコーダ１３，１５、○Ｅバッファ２２がディス
イネーブル状態になる。これによしアドレスバッファ１
２．１４の出力の全ビットは１になしデコーダ１３．１
５の出力の全ピットはＯになる。また、リセットトラン
ジスタ１６ｎがオフ状態になるので、ワード線１８ｎ、
ビット線１９ｎの電位はＯに設定される。

さらに、出力コントロール回路２１がディスイネーブル
状態になる。したがって、データの読み出し及び出力は
なされない。

上記ＣＥバッファ１１は例えば第７図のように構成され
、第８図に示すような高い入出力応答特性を持つように
設定されている。また、アドレスバッファ１２あるいは
１４は例えば、第９図にように構成され、チップイネー
ブル信号ＣＥ−がローレベルになると、行アドレス指定
信号あるいは列アドレス指定信号を出力する。行デコー
ダ１３あるいは列デコーダ１５は第１０図のように構成
され、チップイネーブル信号ＣＥ−がハイレベルになる
と（ＣＥ′がローレベルになると）、行アドレス指定信
号あるいは列アドレス指定信号をデコードする。また、
メモリセル１７から読み出されたデータは第１１図の示
すように、２つのイネーブル信号ＣＥ、ＯＥがともにロ
ーレベルのとき出力コントロール回路２１から出力され
る。

以上ＥＰＲＯＭの構成について概′略的に説明したが、
ここで、ＣＥバッファ１１は、アクセス時間を早くする
ために、上記の如く、高い入出力応答特性を持つように
設定されている。

しかし、このような構成では、雑音信号Ｎの影響を受は
易いという問題がある。

今、第７図に示すパッド２４に第１２図に示すようなパ
ルス状の雑音信号Ｎを含んだチップイネーブル信号ＣＥ
が入力された場合を考える。この場合、ＧＥバッファ１
１の入出力応答特性が早いので、チップイネーブル信号
ＣＥ＝にも雑音信号Ｎとほぼ同じ幅のパルスＰが発生す
る。このパルスＰの期間は、アドレスバッファ１２等は
ディスイネーブル状態と同じになる。すなわち、上記の
如く、デコーダ１３．１５の出力が○となったしワード
線１８ｎやビット線１９ｎの電位が０ボルトとなったり
する。パルスＰが納まると、デコーダ１３．１５の出力
やワード線１８ｎ、ビット線１９ｎの電位等は元の状態
に戻るが、１度スタンドバイ状態になったものが、完全
に元の状態に回復するには時間がかかる。最悪の場合、
元のレベルに回復するまでの間に、真のデータと逆のデ
ータが出力される。例えば、真のデータが○である場合
に、○→１→０という経過をたどる。このケースは雑音
信号Ｎの影響が大きく現われるケースであるが、最悪の
場合には、パルスＰがＣＥバッファ１１の入力側にフィ
ードバックされ、発成モードになってしまうことがある
。

（発明が解決しようとする問題点）以上述べたように従来の半導体記憶装置においては、チ
ップ外部から与えられるチップイネーブル信号に対する
応答が早いので、アクセス時間を早くすることができる
反面、雑音信号の影響を受けやすいという問題があった
。

そこでこの発明は、アクセス時間の遅れを招くことなく
、雑音信号の影響を抑えることができる（問題点を解決
するための手段）上記目的を達成するためにこの発明は、チップイネーブ
ル信号と該信号の遅延出力信号とを論理演算することに
よしイネーブル指定レベルからディスイネーブル指定レ
ベルへの切り変りタイミングだけが、チップイネーブル
信号の該切り変りタイミングよりほぼ上記遅延時間分だ
け遅れる第１の信号を生成する手段と、チップイネーブル信号に同期した第２の信号を生成する
手段と、を設け、上記第１の信号によってアドレス選択手段のイ
ネーブル状態とディスイネーブル状態とを切り変え、第
２の信号によって情報出力手段のディスイネーブル状態
とイネーブル状態とを切り換えるようにしたものである
。

（作用）上記構成のように、チップイネーブル信号とその遅延出
力信号を使って、ディスイネーブル状態からイネーブル
状態への切り変りタイミングだけが上記遅延時間分道い
第１の信号を作しこれによってアドレス選択手段のイネ
ーブル状態とディスイネーブル状態とを切り換える構成
によれば、アドレス選択手段のアクセス時間を遅らすこ
となく、上記遅延時間以下の幅を持つ雑音信号を除去す
ることができる。

また、情報出力手段については、第１の信号ではなく、
両切り換えタイミングともチップイネープル信号に同期
した第２の信号によってイネーブル状態とディスイネー
ブル状態を切り換えるようにしたので、チップイネーブ
ル信号がイネーブル指定レベルからディスイネーブル指
定レベルに切り変ってから、情報出力手段がイネーブル
状態からディスイネーブル状態に切り変る際に満たさな
くてはならない規格上の遅延時間を満たすことができ、
他のチップへの悪影響が生じるのを防ぐことができる。

（実施例）以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図はこの発明の一実施例の構成を示す回路図である
。図において、パッド３１に供給されるＴＴＬレベル（
あるいはＭＯＳレベル）のチップイネーブル信号ＣＥは
、ＭＯＳインバータ３２゜３３によってチップ内部のＭ
ＯＳレベルのチップイネーブル信号ＣＥ”に変換される
。この信号ＣＥ−は遅延回路３４に供給されるとともに
、ナンド回路３５に供給される。このナンド回路３５に
はさらに遅延回路３４の出力信号ＣＥ−１が与えられる
。これら２つの信号ＣＥ−１ＣＥ′１はナンド回路３５
．ＭＯＳインバータ３６によって論理積をとられ、信号
ＣＥ′２として出力される。

この信号ＣＥ′２は先の第６図に示すアドレスバッファ
１２．１４やデコーダ１３．１５、センスアンプ２０に
供給され、これら回路のイネーブル状態とディスイネー
ブル状態を切り換える。

上記ＭＯＳインバータ３３から出力される信号ＣＥ＝は
さらに、ＭＯＳインバータ３７．３８に通され、信号Ｃ
Ｅ−３として出力される。この信＠ＣＥ−３は先の第６
図に示すＯＥバッファ２２に供給され、この回路のイネ
ーブル状態とディスイネーブル状態を切り換える。

上記構成においては、第２図に示すように、第１の信号
ＣＥ′２は、チップイネーブル信号がハイレベル（ディ
スイネーブル指定レベル）からローレベル（イネ−プル
指定レベル）に切り変ると、これに応答して速やかにハ
イレベルからローレベルに切り変しチップイネーブル信
号ＣＥ−がローレベルからハイレベルに切り変るときは
、約遅延回路２４の遅延時間Ｔ（例えば、数＋ｎ５ｅＣ
）弁理れてローレベルからハイレベルに切り変る。

したがって、先の第６図に示すアドレスバッファ１２．
１４やデコーダ１３．１５、センスアンプ２０は、チッ
プイネーブル信号ＣＥがハイレベルからローレベルに切
り変ると速やかにディスイネーブル状態（スタンドバイ
状態〉からイネーブル状態に切り変しチップイネーブル
信号ＣＥがローレベルからハイレベルに切り変ると、遅
延時間下だけ遅れてイネーブル状態からディスイネーブ
ル状態に切り変る。

一方、信号ＣＥ′３は、ハイレベルからローレベルへの
切り変え、ローレベルからハイレベルへの切り変えのい
ずれの切り変えも、チップイネーブル信号ＣＥのレベル
の切り変えに同期して速やかになされる。これによしＯ
Ｅバッファ２２はチップイネーブル信号ＣＥがハイレベ
ルからローレベルに切り変る場合、ローレベルからハイ
レベルに切り変る場合のいずれの場合も、速やかに状態
（ディスイネーブル状態とイネーブル状態）が切り変る
。これによし先の第５図に示す出力コントロール回路２
１は出力イネーブル信号ＯＥのレベルの変化に同期して
速やかに状態（イネーブル状態とディスイネーブル状態
）が切り変る。

なお、上記遅延回路３，４は例えば第３図のように構成
されている。この第３図に示す遅延回路３４は２つの遅
延部３４１．３４２を有し、遅延部３４１でチップイネ
ーブル信号ＣＥ′の立ち下がりのタイミングを遅らせ、
遅延部３４２で立上がりのタイミングを遅らせるように
したものである。

以上詳述したようにこの実施例は、チップイネって、デ
ィスイネーブル状態指定レベルからイネーブル状態指定
レベルへの切り変りタイミングだけがチップイネーブル
信号ＣＥ−のそれよりも上記遅延時間Ｔ分程遅い第１の
信号ＣＥ′２を作しこれによってアドレス選択手段のイ
ネーブル状態とディスイネーブル状態とを切り変えるよ
うにしたものである。このような構成によれば、デコー
ダ１３．１５等のアクセス時間を遅らすことなく、第４
図に示すように、上記遅延時間以内の雑音信号Ｎを除去
することができる。

また、ＯＥバッファ２２については、第１の信＠ＣＥ　
′２ではなく、両切り換えタイミングともチップイネー
ブル信号ＣＥに同期した第２の信号ＣＥ　”３によって
イネーブル状態とディスイネーブル状態を切り換えるよ
うにしたので、チップイネーブル信号ＣＥがイネーブル
指定レベルからディスイネーブル指定レベルに切り変っ
てから、ＯＥバッファ２２がイネーブル状態からディス
イネーブル状態に切り変るまでの時間Ｔｄｆとして規格
上の条件を満たすことができる。

第５図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例は、入力設にＭＯＳインバータ３９を追
加し、論理演算をノア回路４０とＭ　ＯＳインバータ３
６による論理和とするようにしたものである。

このような構成においても、先の実施例と同様、アクセ
ス時間を遅らすことなく、雑音信号Ｎを除去するための
フィルタ機能を得ることができる。

なお、先の説明では、第２の信号ＣＥ′３の２つの切り
変りタイミングをチップイネーブル信号ＣＥの各切り変
りタイミングに同期させる場合を説明したが、ディスイ
ネーブル指定レベルからイネーブル指定レベルへの切り
変りタイミングは、チップイネーブル信号ＣＥのそれよ
りも所定時間遅らすようにしてもよいことは勿論である
。

また、先の説明では、この発明をＥＰＲＯＭに適用する
場合を説明したが、マスクＲＯＭ等の他のＲＯＭに適用
してもよいことは勿論である。また、ＲＯＭに限らず、
スタティックＲＡＭ等のＲＡＭにも適用可能なことは勿
論である。

Ｃ発明の効果コ以上延べたようにこの発明によれば、アクセス時間を遅
らすことなく雑音信号の影響を抑えることができる半導
体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するためのタイミングチャート
、第３図は第１図に示す遅延回路の具体的構成の一例を
示す回路図、第４図は第１図の動作を説明するためのタ
イミングチャート、第５図はこの発明の他の実施例の構
成を示す回路図、第６図はＥ−Ｐ　ＲＯＭの全体的な構
成を示すブロック図、第８図はＣＥバッファの構成を示
す回路図、第８図は第７図のＣＥバッファの動作を示す
タイミングチャート、第９因はアドレスバッファの構成
を示す回路図、第１０図はデコーダの構成を示す回路図
、第１１図は第６図のデータ出力動作を示すタイミング
チャート、第１２図は従来の問題を説明するためのタイ
ミングチャートである。３１・・・パッド、３２．３３．３６〜３８．３９・・
・ＭＯＳインバータ、３４・・・遅延回路、３５・・・
ブーンド回路、４０・・・ノア回路。出願人代理人　弁理士　鈴江武彦第　１　囚ｇＡ２　　囚３斤１３４２第４図第　６区！＆７　図第　８　図第９図第１０図

Claims

【特許請求の範囲】

（１）情報を記憶する情報記憶手段と、この情報記憶手段のアドレスを選択するアドレス選択手
段と、このアドレス選択手段によつて選択されたアドレスから
読み出された情報を出力する情報出力手段と、チップイネーブル信号を遅延する遅延手段と、上記チッ
プイネーブル信号と上記遅延手段の出力信号とを論理演
算し、ディスイネーブル指定レベルからイネーブル指定
レベルへの切り変りタイミングは、上記チップイネーブ
ル信号の該切り変りタイミングに同期し、イネーブル指
定レベルからディスイネーブル指定レベルへの切り変り
タイミングは、上記チップイネーブル信号の該切り変り
タイミングより約上記遅延手段の遅延時間だけ遅い第１
の信号を生成する第１の信号生成手段と、上記イネーブ
ル指定レベルからディスイネーブル指定レベルへの切り
変りタイミングが上記チップイネーブル信号の該切り変
りタイミングに同期した第２の信号を生成する第２の信
号生成手段と、を具備し、上記第１の信号によって上記
アドレス選択手段のイネーブル状態とディスイネーブル
状態とを切り変え、上記第２の信号によつて上記情報出
力手段のイネーブル状態とディスイネーブル状態とを切
り変えるように構成されていることを特徴とする半導体
記憶装置。
（２）上記チップイネーブル信号はハイレベルをディス
イネーブル指定レベル、ローレベルをイネーブル指定レ
ベルとし、上記第１の信号生成手段は、上記イネーブル信号と上記
遅延手段の出力信号との論理積よつて上記第１の信号を
生成するように構成されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
（３）上記チップイネーブル信号は、ローレベルをディ
スイネーブル指定レベル、ハイレベルをイネーブル指定
レベルとし、上記第１の信号生成手段は、上記イネーブル信号と上記
遅延手段の出力信号との論理和によって上記第１の信号
を生成するように構成されていることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
（４）上記情報記憶手段は、紫外線によつて消去可能な
読出し専用型の情報記憶手段であることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。
（５）上記情報記憶手段は、マスクを使つて情報が記憶
される読出し専用型の情報記憶手段であることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。
（６）上記情報記憶手段は、スタティック型で、かつラ
ンダムアクセス型の情報記憶手段であることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。