JPS61276021A - ビツトスリツプ制御回路 - Google Patents
ビツトスリツプ制御回路Info
- Publication number
- JPS61276021A JPS61276021A JP11789085A JP11789085A JPS61276021A JP S61276021 A JPS61276021 A JP S61276021A JP 11789085 A JP11789085 A JP 11789085A JP 11789085 A JP11789085 A JP 11789085A JP S61276021 A JPS61276021 A JP S61276021A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- phase
- bit slip
- memory circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信装置においてメモリにデータを書込
み、読出しクロックにてメモリからデータを読出す際に
データのビットスリップを生じないように制御を行うビ
ットスリップ制御回路に関する。
み、読出しクロックにてメモリからデータを読出す際に
データのビットスリップを生じないように制御を行うビ
ットスリップ制御回路に関する。
従来のビットスリップ制御回路は第２図に示すように１
人カデータの位相ジッタを吸収するメモリ回路１と、メ
モリ回路１ヘデータを書込むための書込みカウンタ２と
、メモリ回路１よりデータを読出すための読出しカウン
タ３と、メモリ回路１への書込み位相と読出し位相を監
視しビットスリップを生じていないかどうかを判定する
位相比較回路６と、位相比較回路６に・より制御される
セレクタ回路８と、メモリ回路ｌへの書込みデータを遅
延させる遅延回路７とから構成されている。
人カデータの位相ジッタを吸収するメモリ回路１と、メ
モリ回路１ヘデータを書込むための書込みカウンタ２と
、メモリ回路１よりデータを読出すための読出しカウン
タ３と、メモリ回路１への書込み位相と読出し位相を監
視しビットスリップを生じていないかどうかを判定する
位相比較回路６と、位相比較回路６に・より制御される
セレクタ回路８と、メモリ回路ｌへの書込みデータを遅
延させる遅延回路７とから構成されている。
このような従来のビットスリップ制御回路は、・・−ド
規模が大きいという欠点がある。
規模が大きいという欠点がある。
本発明のビットスリップ制御回路は、書込みクロックを
計数する書込みカウンタと、前記書込みカウンタの出力
をアドレス入力とし、前記書込みクロックに同期してデ
ータを書込まれる。メモリ回路と、読出しクロックを計
数し、その出力を前記メモリ回路のアドレス入力とし、
前記読出しクロックに同期してデータを前記メモリ回路
から読出す読出しカラ／りと、前記書込みカウンタと前
記読出しカウンタとの出力の位相差が所定値を越えるこ
とにより出力するリセット信号によって前記書込みカウ
ンタをリセットする位相比較回路と、前記リセット信号
を所定時間だけ遅延させて前記読出しカウンタをリセッ
トする遅延回路とを具備することを特徴とする。
計数する書込みカウンタと、前記書込みカウンタの出力
をアドレス入力とし、前記書込みクロックに同期してデ
ータを書込まれる。メモリ回路と、読出しクロックを計
数し、その出力を前記メモリ回路のアドレス入力とし、
前記読出しクロックに同期してデータを前記メモリ回路
から読出す読出しカラ／りと、前記書込みカウンタと前
記読出しカウンタとの出力の位相差が所定値を越えるこ
とにより出力するリセット信号によって前記書込みカウ
ンタをリセットする位相比較回路と、前記リセット信号
を所定時間だけ遅延させて前記読出しカウンタをリセッ
トする遅延回路とを具備することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明によるビットスリップ制御回路の実施例
を示す。この実施例は、入力データの位相ジッタを吸収
するメモリ回路１と、メモリ回路１ヘデータを書込むた
めの書込みカウンタ２と、メモリ回路１よシデータを読
出すための読出しカウンタ３と、メモリ回路１への書込
み位相と読出し位相を監視しビットスリップ金生じてい
ないかどうかを判定する位相比較回路４と、位相比較回
路４の出力によシカウンタ回路３をリセットする信号を
遅延させるための遅延回路５とから構成されている。位
相比較回路４はメモリ回路１への書込み位相と読出し位
相差がビットスリップを生じない範囲にあるときにはカ
ウンタ２．３をリセットする出力を出力せず、ビットス
リップを生じる範囲におるときのみカウンタ２．３をリ
セットする出力を出力するように構成されている。
を示す。この実施例は、入力データの位相ジッタを吸収
するメモリ回路１と、メモリ回路１ヘデータを書込むた
めの書込みカウンタ２と、メモリ回路１よシデータを読
出すための読出しカウンタ３と、メモリ回路１への書込
み位相と読出し位相を監視しビットスリップ金生じてい
ないかどうかを判定する位相比較回路４と、位相比較回
路４の出力によシカウンタ回路３をリセットする信号を
遅延させるための遅延回路５とから構成されている。位
相比較回路４はメモリ回路１への書込み位相と読出し位
相差がビットスリップを生じない範囲にあるときにはカ
ウンタ２．３をリセットする出力を出力せず、ビットス
リップを生じる範囲におるときのみカウンタ２．３をリ
セットする出力を出力するように構成されている。
このように構成された回路において、メモリ回路１への
書込み位相と読出し位相差がビットスリップを生じない
範囲にある時は、カウンタ２によシ書込みデータがメモ
リ回路１へ書込まれ、カウンタ３によりメモリ１から書
込まれた順序に読み出される。メモリ回路１への書込み
位相と読出し位相がビットスリップを生じる範囲に入る
と位相比較回路４からカウンタ２ヘリセット信号が出力
される。それと同時にカウンタ回路３に遅延回路５を経
てリセット信号が出力される。遅延回路５の遅延量が、
メモリ回路１への書込み位相と読出し位相差がビットス
リップを生じない範囲にカウンタ２とカウンタ回路３を
設定するような遅延量となっているため、ビットスリッ
プを防止することができる。
書込み位相と読出し位相差がビットスリップを生じない
範囲にある時は、カウンタ２によシ書込みデータがメモ
リ回路１へ書込まれ、カウンタ３によりメモリ１から書
込まれた順序に読み出される。メモリ回路１への書込み
位相と読出し位相がビットスリップを生じる範囲に入る
と位相比較回路４からカウンタ２ヘリセット信号が出力
される。それと同時にカウンタ回路３に遅延回路５を経
てリセット信号が出力される。遅延回路５の遅延量が、
メモリ回路１への書込み位相と読出し位相差がビットス
リップを生じない範囲にカウンタ２とカウンタ回路３を
設定するような遅延量となっているため、ビットスリッ
プを防止することができる。
以上説明したように本発明は、書込みカウンタをリセッ
トしてから遅延回路を通して読出しカウンタをリセット
させることによシ、簡単な回路構成でビットスリップを
防ぐ効果含有する。
トしてから遅延回路を通して読出しカウンタをリセット
させることによシ、簡単な回路構成でビットスリップを
防ぐ効果含有する。
第１図は本発明によるビットスリップ制御回路の実施例
のブロック図、第２図は従来のビットスリップ制御回路
のブロック図である。 １・・・・・・メモリ回路、２・・・・・・書込みカウ
ンタ、３・・・・・・読出しカウンタ、４・・・・・・
位相比較回路、５０．。 ・・・遅延回路、６・・・・・・位相比較回路、７．−
−−−０遅延。 路、８・・・・・・セレクタ回路。
のブロック図、第２図は従来のビットスリップ制御回路
のブロック図である。 １・・・・・・メモリ回路、２・・・・・・書込みカウ
ンタ、３・・・・・・読出しカウンタ、４・・・・・・
位相比較回路、５０．。 ・・・遅延回路、６・・・・・・位相比較回路、７．−
−−−０遅延。 路、８・・・・・・セレクタ回路。
Claims (1)
- 書込みクロックを計数する書込みカウンタと、前記書込
みカウンタの出力をアドレス入力とし、前記書込みクロ
ックに同期してデータを書込まれるメモリ回路と、読出
しクロックを計数し、その出力を前記メモリ回路のアド
レス入力とし、前記読出しクロックに同期してデータを
前記メモリ回路から読出す読出しカウンタと、前記書込
みカウンタと前記読出しカウンタとの出力の位相差が所
定値を越えることにより出力するリセット信号によって
前記書込みカウンタをリセットする位相比較回路と、前
記リセット信号を所定時間だけ遅延させて前記読出しカ
ウンタをリセットする遅延回路とを具備することを特徴
とするビットスリップ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11789085A JPS61276021A (ja) | 1985-05-31 | 1985-05-31 | ビツトスリツプ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11789085A JPS61276021A (ja) | 1985-05-31 | 1985-05-31 | ビツトスリツプ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276021A true JPS61276021A (ja) | 1986-12-06 |
Family
ID=14722753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11789085A Pending JPS61276021A (ja) | 1985-05-31 | 1985-05-31 | ビツトスリツプ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276021A (ja) |
-
1985
- 1985-05-31 JP JP11789085A patent/JPS61276021A/ja active Pending
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