JPS6275852A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6275852A JPS6275852A JP60216482A JP21648285A JPS6275852A JP S6275852 A JPS6275852 A JP S6275852A JP 60216482 A JP60216482 A JP 60216482A JP 21648285 A JP21648285 A JP 21648285A JP S6275852 A JPS6275852 A JP S6275852A
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- output
- supplied
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、特にＲＡ
Ｍに使用されるものである。
Ｍに使用されるものである。
一般に、ＲＡＭにあっては、チップセレクト信号（Ｃ８
，ＣＥ等）によってチップの選択、非選択が決定され、
リードライト信号（Ｒ／Ｗ 。
，ＣＥ等）によってチップの選択、非選択が決定され、
リードライト信号（Ｒ／Ｗ 。
ＷＥ等）によって読み出し状態か書き込み状態かが決め
られる。このように、チップを選択することにより、容
易にメそりセルの内容を読み出したり書き換えたシする
ことができる。
られる。このように、チップを選択することにより、容
易にメそりセルの内容を読み出したり書き換えたシする
ことができる。
しかし、上述したように容易にメモリセルの内容を読み
出したり書き換えたりできることは、外乱の影響（ノイ
ズ等）を受けやすいことでもあり、外乱により記憶内容
が破壊されるという問題を生じている。
出したり書き換えたりできることは、外乱の影響（ノイ
ズ等）を受けやすいことでもあり、外乱により記憶内容
が破壊されるという問題を生じている。
また、個人が長時間保持しておきたい情報であっても第
三者が簡単に書き換えることが可能であり、他人に知ら
れたくない情報も簡単に読み出されてしまう欠点がある
。換言すれば、個人独自の情報をＲＡＭ内に残しておく
ことは困難である。
三者が簡単に書き換えることが可能であり、他人に知ら
れたくない情報も簡単に読み出されてしまう欠点がある
。換言すれば、個人独自の情報をＲＡＭ内に残しておく
ことは困難である。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、外乱の影響を受けに＜＜、且
つ記憶情報の漏洩を防止できる半導体記憶装置を提供す
ることである。
その目的とするところは、外乱の影響を受けに＜＜、且
つ記憶情報の漏洩を防止できる半導体記憶装置を提供す
ることである。
すなわち、この発明においては、上記の目的を達成する
ために、特定のアドレスが選択すれた時にチップイネー
ブル信号のパルス数を計数するカウンタを設け、このカ
ウンタの計数値と予め設定された値を比較し、カウンタ
の計数値と予め設定された値とが一致した時のみ通常の
読み出しあるいは書き込みを行なえるようにしており、
使用者ハ特定のアドレスとチップイネーブル信号の・母
ルス数とＫよって半導体記憶装置のプロテクトを行なう
ようにしている。
ために、特定のアドレスが選択すれた時にチップイネー
ブル信号のパルス数を計数するカウンタを設け、このカ
ウンタの計数値と予め設定された値を比較し、カウンタ
の計数値と予め設定された値とが一致した時のみ通常の
読み出しあるいは書き込みを行なえるようにしており、
使用者ハ特定のアドレスとチップイネーブル信号の・母
ルス数とＫよって半導体記憶装置のプロテクトを行なう
ようにしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図に示すノアダート１ノには使用者によシ設
定された特定アドレスが供給され、このノアゲート１ノ
の出力がカウンタ１２のイネーブル信号端子Ｅに供給さ
れる。このカウンタ１２のクロック端子ＣＰには外部か
らのチップイネーブル信号ＣＥが供給されておシ、チッ
プイネーブル信号前の・母ルス数ヲｆｆｔ数するように
なっている。そし２て、このカウンタ１２の出力が例え
ばエクスクル−シブオアゲートから成る比較回路１３に
供給され、この比較回路Ｉ３によシ予め設定されたパル
ス数のチップイネーブル信号ＣＥが入力されたか否か比
較される。そして、入力されたチップイネーブル信号Ｃ
Ｅの・ｆルス数が予め設定された・２ルス数と一致した
ときには、フリップフロップ１４のプリセット端子ＳＤ
にセット信号が出力される０これによって、フリップフ
ロップ１４の出力カロー（“Ｌ”）レベルカラハイ（Ｈ
″）レベルに変化する。従って、オアｒ −ドア ６の
一方の入力端には″Ｌ″レベルの信号が供給され、外部
チップイネーブル信号ＣＥはそのまま内部に伝達されて
通常動作が行なわれる。
する。第１図に示すノアダート１ノには使用者によシ設
定された特定アドレスが供給され、このノアゲート１ノ
の出力がカウンタ１２のイネーブル信号端子Ｅに供給さ
れる。このカウンタ１２のクロック端子ＣＰには外部か
らのチップイネーブル信号ＣＥが供給されておシ、チッ
プイネーブル信号前の・母ルス数ヲｆｆｔ数するように
なっている。そし２て、このカウンタ１２の出力が例え
ばエクスクル−シブオアゲートから成る比較回路１３に
供給され、この比較回路Ｉ３によシ予め設定されたパル
ス数のチップイネーブル信号ＣＥが入力されたか否か比
較される。そして、入力されたチップイネーブル信号Ｃ
Ｅの・ｆルス数が予め設定された・２ルス数と一致した
ときには、フリップフロップ１４のプリセット端子ＳＤ
にセット信号が出力される０これによって、フリップフ
ロップ１４の出力カロー（“Ｌ”）レベルカラハイ（Ｈ
″）レベルに変化する。従って、オアｒ −ドア ６の
一方の入力端には″Ｌ″レベルの信号が供給され、外部
チップイネーブル信号ＣＥはそのまま内部に伝達されて
通常動作が行なわれる。
一方、比較回路１３により不一致が検出された時には、
フリップフロラ７°Ｉ４のリセット状態が維持され、そ
の出力は“Ｌ″レベルなるので、オアゲート１６の出力
は外部チップイネーブル信号で１のレベルにかかわらず
常に″Ｈ″レベルとなり内部回路はディスイネーブル状
態となって動作が禁止される。第２図にアドレス信号、
外部チップイネーブル信号ＣＥおよび内部チップイネー
ブル信号ＣＥの関係を示す。
フリップフロラ７°Ｉ４のリセット状態が維持され、そ
の出力は“Ｌ″レベルなるので、オアゲート１６の出力
は外部チップイネーブル信号で１のレベルにかかわらず
常に″Ｈ″レベルとなり内部回路はディスイネーブル状
態となって動作が禁止される。第２図にアドレス信号、
外部チップイネーブル信号ＣＥおよび内部チップイネー
ブル信号ＣＥの関係を示す。
このような構成によれば、使用者は特定のアドレスおよ
びチップイネーブル信号のパルス数を設定することによ
り、使用者独自の情報を第三者に知られることなく保持
でき、且つ通常の半導体記憶装置と同様な使用が可能で
ある。また、特定のアドレスとチップイネーブル信号の
パルス数による二重のプロテクトを行なうため、外乱に
よる誤書き込みも防止できる。
びチップイネーブル信号のパルス数を設定することによ
り、使用者独自の情報を第三者に知られることなく保持
でき、且つ通常の半導体記憶装置と同様な使用が可能で
ある。また、特定のアドレスとチップイネーブル信号の
パルス数による二重のプロテクトを行なうため、外乱に
よる誤書き込みも防止できる。
以上説明したようにこの発明によれば、外乱の影響を受
けに〈＜、且つ記憶情報の漏洩を防止できる半導体記憶
装置が得られる。
けに〈＜、且つ記憶情報の漏洩を防止できる半導体記憶
装置が得られる。
第１図はこの発明の一実施例に係わる半導体記憶装置に
ついて説明するための図、第２図は上記第１図の回路の
動作を説明するためのタイミングチャートである。 １２・・・カウンタ（計数手段）、１３・・・比較回路
（比較手段）、１４・・・フリップフロップ、１５・・
・インバータ、１６・・・オアゲート。
ついて説明するための図、第２図は上記第１図の回路の
動作を説明するためのタイミングチャートである。 １２・・・カウンタ（計数手段）、１３・・・比較回路
（比較手段）、１４・・・フリップフロップ、１５・・
・インバータ、１６・・・オアゲート。
Claims (1)
- 特定のアドレスが選択された時のみ作動されチップイネ
ーブル信号のパルス数を計数する計数手段と、この計数
手段による計数値と予め設定された値とが一致するか否
かを比較する比較手段と、この比較手段により計数手段
の計数値と予め設定された値との一致が検出された時に
チップイネーブル信号を内部に供給し、不一致の時は内
部をディスイネーブル状態に設定する制御手段とを具備
することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216482A JPS6275852A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216482A JPS6275852A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6275852A true JPS6275852A (ja) | 1987-04-07 |
Family
ID=16689120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216482A Pending JPS6275852A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798708B2 (en) * | 2002-01-30 | 2004-09-28 | Denso Corporation | Memory controller and serial memory |
| WO2009099821A1 (en) * | 2008-02-06 | 2009-08-13 | Micron Technology, Inc. | Memory rank select using a glo'bal select pin |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135500A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Data memory protecting circuit |
-
1985
- 1985-09-30 JP JP60216482A patent/JPS6275852A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135500A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Data memory protecting circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798708B2 (en) * | 2002-01-30 | 2004-09-28 | Denso Corporation | Memory controller and serial memory |
| WO2009099821A1 (en) * | 2008-02-06 | 2009-08-13 | Micron Technology, Inc. | Memory rank select using a glo'bal select pin |
| US7948786B2 (en) * | 2008-02-06 | 2011-05-24 | Micron Technology, Inc. | Rank select using a global select pin |
| US8111534B2 (en) | 2008-02-06 | 2012-02-07 | Micron Technology, Inc. | Rank select using a global select pin |
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