JPS6072012A - メモリのバッテリバックアップ回路 - Google Patents
メモリのバッテリバックアップ回路Info
- Publication number
- JPS6072012A JPS6072012A JP58179573A JP17957383A JPS6072012A JP S6072012 A JPS6072012 A JP S6072012A JP 58179573 A JP58179573 A JP 58179573A JP 17957383 A JP17957383 A JP 17957383A JP S6072012 A JPS6072012 A JP S6072012A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- memory
- microprocessor
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１．メモリのバッテリバックアップ回路の改良
に関する。
に関する。
マイクロプロセッサを用いた制御装置例えばコントロー
ラにおいて、メモリに格納されたデータが停電などによ
ル損失されないようにその保護がなされている。従来メ
モリの内容を保護する方法としては、不揮発生メモリ（
コアメモリなど）７５に用いられていた。しかし、ＩＣ
メモリ化が主流となった現在は、ＣＭＯＳメモリによっ
て低消費電流化を実現し、このＣＭＯＳメモリを停電時
にバッテリ等によって電力を供給してメモリの内容を保
護している。このような方法では、停電時に主電源をＣ
ＭＯＳメモリから切離すタイミングと、マイクロプロセ
ッサからＣＭＯＳメモリへのチップ選択信号をオフする
タイミングとをどの信号によって作成するかが重要なポ
イントとなる。従来は、単に主電源系の電圧が低下して
低下検知レベルになりたことを検知し、この検知信号に
よってマイクロプロセッサを停止させるリセット信号を
作成してマイクログロセッサのリセット端子に入力させ
てマイクロプロセッサを停止させ、これと同時にリセッ
ト信号によ、Ｄ ＣＭＯＳメモリを保護するだめのバッ
テリバックアップ系を主電源系から切離して独立させ、
さらにＣＭＯＳメモリのチップ選択信号をオフさせてい
る。
ラにおいて、メモリに格納されたデータが停電などによ
ル損失されないようにその保護がなされている。従来メ
モリの内容を保護する方法としては、不揮発生メモリ（
コアメモリなど）７５に用いられていた。しかし、ＩＣ
メモリ化が主流となった現在は、ＣＭＯＳメモリによっ
て低消費電流化を実現し、このＣＭＯＳメモリを停電時
にバッテリ等によって電力を供給してメモリの内容を保
護している。このような方法では、停電時に主電源をＣ
ＭＯＳメモリから切離すタイミングと、マイクロプロセ
ッサからＣＭＯＳメモリへのチップ選択信号をオフする
タイミングとをどの信号によって作成するかが重要なポ
イントとなる。従来は、単に主電源系の電圧が低下して
低下検知レベルになりたことを検知し、この検知信号に
よってマイクロプロセッサを停止させるリセット信号を
作成してマイクログロセッサのリセット端子に入力させ
てマイクロプロセッサを停止させ、これと同時にリセッ
ト信号によ、Ｄ ＣＭＯＳメモリを保護するだめのバッ
テリバックアップ系を主電源系から切離して独立させ、
さらにＣＭＯＳメモリのチップ選択信号をオフさせてい
る。
このようにマイクロゾロセッサからの主電源の切離すタ
イミングおよびチップ選択信号のオフタイミングは、主
電源系の電圧低下が検知されたときとなる。したがって
、マイクロプロセッサがバスをアクセスしてＣＭＯＳメ
モリにデータをｔ込み始めるタイミング（バスアクセス
タイミング）と同期はとられていない。このためマイク
ロプロセッサへのリセット信号発生時にマイクロプロセ
ッサがＣＭＯＳメモリにデータの書込みを行なっている
と、この動作中にマイクロプロセッサが停止して誤まっ
たデータを書込んでしまうという問題があった。
イミングおよびチップ選択信号のオフタイミングは、主
電源系の電圧低下が検知されたときとなる。したがって
、マイクロプロセッサがバスをアクセスしてＣＭＯＳメ
モリにデータをｔ込み始めるタイミング（バスアクセス
タイミング）と同期はとられていない。このためマイク
ロプロセッサへのリセット信号発生時にマイクロプロセ
ッサがＣＭＯＳメモリにデータの書込みを行なっている
と、この動作中にマイクロプロセッサが停止して誤まっ
たデータを書込んでしまうという問題があった。
本発明は上記実情に基づいてなされたもので、その目的
とするところは、電源しゃ断時にメモリをアクセスする
信号をオフさせるタイミングをマイクロプロセッサのバ
スアクセスタイミングに合し得て、メモリへの誤データ
の書込みを防ぐメモリのバッテリバックアップ回路を提
供することにある。
とするところは、電源しゃ断時にメモリをアクセスする
信号をオフさせるタイミングをマイクロプロセッサのバ
スアクセスタイミングに合し得て、メモリへの誤データ
の書込みを防ぐメモリのバッテリバックアップ回路を提
供することにある。
本発明は、主電源の電圧低下を電圧低下検知回路により
検知し、この検知信号にょシアクセス開始タイミングに
同期させてメモリを主電源から切離すとともに前記メモ
リへのアクセスを停止させて前記メモリにバックアップ
用バッテリの電力を供給し、さらに遅延回路によシ前記
検知信号を所定時間遅延して前記マイクロプロセッサの
リセット信号として送出して前記マイクロプロセッサを
リセットするメモリのバッテリバックアップ回路である
。
検知し、この検知信号にょシアクセス開始タイミングに
同期させてメモリを主電源から切離すとともに前記メモ
リへのアクセスを停止させて前記メモリにバックアップ
用バッテリの電力を供給し、さらに遅延回路によシ前記
検知信号を所定時間遅延して前記マイクロプロセッサの
リセット信号として送出して前記マイクロプロセッサを
リセットするメモリのバッテリバックアップ回路である
。
以下、本発明の一実施例について第１図および第２図を
参照して説明する。第１図は本発明に係るメモリのバッ
テリバックアップ回路の構成図である。第１図において
Ｌは主電源ラインであり、ＬｂはバッチＩＪ Ｅからの
電力を供給するためのバッテリバックアップ電源ライン
である。
参照して説明する。第１図は本発明に係るメモリのバッ
テリバックアップ回路の構成図である。第１図において
Ｌは主電源ラインであり、ＬｂはバッチＩＪ Ｅからの
電力を供給するためのバッテリバックアップ電源ライン
である。
これら電源ラインＬ、、Ｌｂには、マイクロゾロセッサ
（ＭＰＵ ） Ｉ ＯおよびＣＭＯ８のランデムアクセ
ス・メモリ（ＲＡＭ ） １１が接続されている。なお
、マイクロプロセッサ−ｏで所望の機能を構成する場合
、ＲＡＭ １１の他にリード・オンリ・メモリ（ＲＯＭ
）や各種Ｉ １０ポート（インプット−アウトプット
ポート）などが必要となるが、第１図ではこれらを省略
しである。そして、これらマイクロプロセッサ−ｏおよ
ヒＲＡＭ １１１ｒｊ：、、パスラインＢを介してＲＡ
Ｍノーにデータの書込みおよび読出しが行なえるように
接続され、さらにアドレスラッチ回路１２およびダート
回路１３を介して接続されている。このアドレスラッチ
回路１２は、マイクロプロセッサ１ｏがどのデバイスを
アクセスするかを指定するアドレス信号をラッチし保持
するものである。すなわち、マイクロプロセッサ１ｏが
正常動作していル場合には、アト９レスデータラインＡ
ＤがらバスＢを通して指定するアドレスとデータとが時
分割でパスラインＢに送られている。このようなマイク
ロゾロセッサ１ｏにおけるバスアクセスサイクルは、ま
ず周辺のどのデバイスをアクセスするかを指示するアド
レス信号が出力され、続いて入力の場合リード信号、出
力の場合ライト信号のコントロール信号が出力されてパ
スラインＢに乗るようになっている。さらにマイクロプ
ロセッサ１０からは、アドレス信号を出力するとき、こ
のアｔ”レス信号がバスライフ８に乗ったことを示すた
めアドレスラッチイネーブル（ＡＩＪ ）信号が出力さ
れる。アドレスラッチ回路１２はこのＡＬＥ信号にょシ
アドレス信号をラッチするものである。
（ＭＰＵ ） Ｉ ＯおよびＣＭＯ８のランデムアクセ
ス・メモリ（ＲＡＭ ） １１が接続されている。なお
、マイクロプロセッサ−ｏで所望の機能を構成する場合
、ＲＡＭ １１の他にリード・オンリ・メモリ（ＲＯＭ
）や各種Ｉ １０ポート（インプット−アウトプット
ポート）などが必要となるが、第１図ではこれらを省略
しである。そして、これらマイクロプロセッサ−ｏおよ
ヒＲＡＭ １１１ｒｊ：、、パスラインＢを介してＲＡ
Ｍノーにデータの書込みおよび読出しが行なえるように
接続され、さらにアドレスラッチ回路１２およびダート
回路１３を介して接続されている。このアドレスラッチ
回路１２は、マイクロプロセッサ１ｏがどのデバイスを
アクセスするかを指定するアドレス信号をラッチし保持
するものである。すなわち、マイクロプロセッサ１ｏが
正常動作していル場合には、アト９レスデータラインＡ
ＤがらバスＢを通して指定するアドレスとデータとが時
分割でパスラインＢに送られている。このようなマイク
ロゾロセッサ１ｏにおけるバスアクセスサイクルは、ま
ず周辺のどのデバイスをアクセスするかを指示するアド
レス信号が出力され、続いて入力の場合リード信号、出
力の場合ライト信号のコントロール信号が出力されてパ
スラインＢに乗るようになっている。さらにマイクロプ
ロセッサ１０からは、アドレス信号を出力するとき、こ
のアｔ”レス信号がバスライフ８に乗ったことを示すた
めアドレスラッチイネーブル（ＡＩＪ ）信号が出力さ
れる。アドレスラッチ回路１２はこのＡＬＥ信号にょシ
アドレス信号をラッチするものである。
一方、主電源ラインＬ８側には、主電源の電圧が所定の
値まで低下したのを検出する電圧低下検知回路２０がそ
のライン間Ｌａ、Ｌｏに接続されている。なお、低下検
知レベルは、可変抵抗（ボリューム）Ｒａにより変えら
れるようになっている。また２１はリセット保持回路で
あって、このリセット保持回路２ノは、電圧低下検知回
路２０からの検升信号を予め定められた所定時間保持す
るものである。そして、このリセット保持回路２ノによ
って保持された検知信号は、リセット信号としてＤ型フ
リップフロップ２２および遅延回路２３に送られるよう
に構成されている。Ｄ型フリソプフロッゾ２２は、リセ
ット信号を受けることによシマイクロプロセッザ１０の
ＡＬＥ信号に同期してＱ出力端子の出力レベルを変えて
、この信号をインバータ２４を介してゲート回路１３お
よび主電源オフ用トランノスタＱのベース端子に送るも
のである。また、遅延回路２３は、リセット信号を所定
時間遅延してマイクロプロセッサ１０のＲＥＳ ＥＴ端
子に送出するものであって、インバータ２３ ａ 、
２ Ｊｂ 。
値まで低下したのを検出する電圧低下検知回路２０がそ
のライン間Ｌａ、Ｌｏに接続されている。なお、低下検
知レベルは、可変抵抗（ボリューム）Ｒａにより変えら
れるようになっている。また２１はリセット保持回路で
あって、このリセット保持回路２ノは、電圧低下検知回
路２０からの検升信号を予め定められた所定時間保持す
るものである。そして、このリセット保持回路２ノによ
って保持された検知信号は、リセット信号としてＤ型フ
リップフロップ２２および遅延回路２３に送られるよう
に構成されている。Ｄ型フリソプフロッゾ２２は、リセ
ット信号を受けることによシマイクロプロセッザ１０の
ＡＬＥ信号に同期してＱ出力端子の出力レベルを変えて
、この信号をインバータ２４を介してゲート回路１３お
よび主電源オフ用トランノスタＱのベース端子に送るも
のである。また、遅延回路２３は、リセット信号を所定
時間遅延してマイクロプロセッサ１０のＲＥＳ ＥＴ端
子に送出するものであって、インバータ２３ ａ 、
２ Ｊｂ 。
抵抗ＲＪ、コンデンサＣｄ−ら構成されている。
なお、遅延時間は、抵抗Ｒ１およびコンデンサＣによる
時定数ＣＲによって決まる。
時定数ＣＲによって決まる。
仄に上記の如く構成された回路の動作についで説明する
。主電源からの′電力の供給が伺らかの原因で停止した
場合、その電圧値ｇｓは、第２図に示すように回路の持
つ容量成分によって自然対数のカーブを描いて低下する
。このように主電源の電圧ＥＳが低下して可変抵抗Ｒａ
によって設定された低下検知レベルａになると電圧低下
検知回路２θはこの検知信号をリセット保持回路２１に
送る。リセット保持回路２ノは、検知信号を所定時間保
持してそのｒＬＪレベルのリセット信号Ｒを７リツプフ
ロツデ２２および通延回路２３に送る。なお、リセット
保持回路２ノは、瞬間的に発生する電圧低下の検出信号
でも所定時間リセットされる。
。主電源からの′電力の供給が伺らかの原因で停止した
場合、その電圧値ｇｓは、第２図に示すように回路の持
つ容量成分によって自然対数のカーブを描いて低下する
。このように主電源の電圧ＥＳが低下して可変抵抗Ｒａ
によって設定された低下検知レベルａになると電圧低下
検知回路２θはこの検知信号をリセット保持回路２１に
送る。リセット保持回路２ノは、検知信号を所定時間保
持してそのｒＬＪレベルのリセット信号Ｒを７リツプフ
ロツデ２２および通延回路２３に送る。なお、リセット
保持回路２ノは、瞬間的に発生する電圧低下の検出信号
でも所定時間リセットされる。
そウシて、フリップフロップ２２は、第２図に示すよう
に検知信号の入力によシ、マイクロゾロ−にツサ１０か
らのＡＩ、Ｅ ＩＨ号がｌ−ＦＩ Ｊレベルとなりたと
きにＱ出力端子の信号が「Ｌ」レベルとなる。この信号
がインバータ２４を介して電源オフ用トランクスタＱの
ペース端子に加わることにより、このトランゾスタＱは
オフする。
に検知信号の入力によシ、マイクロゾロ−にツサ１０か
らのＡＩ、Ｅ ＩＨ号がｌ−ＦＩ Ｊレベルとなりたと
きにＱ出力端子の信号が「Ｌ」レベルとなる。この信号
がインバータ２４を介して電源オフ用トランクスタＱの
ペース端子に加わることにより、このトランゾスタＱは
オフする。
よって主電源の電力の供給は停止され、これとともにバ
ッチＩＪ ＫからＲＡＭ ７１ 、ダート回路１３、遅
延回路２３などに電力が供給される。
ッチＩＪ ＫからＲＡＭ ７１ 、ダート回路１３、遅
延回路２３などに電力が供給される。
このバッチＩＪ Ｅから電力が供給される素子は、第２
図に示す破線０）内のものである。さらにフリッ７’
７ ｏツブ２２からの信号によりダート回路１３が閉じ
る。これによシマイクロプロセッサｌＯからＲＡＭ Ｊ
７へのチップ選択信号が停止される。
図に示す破線０）内のものである。さらにフリッ７’
７ ｏツブ２２からの信号によりダート回路１３が閉じ
る。これによシマイクロプロセッサｌＯからＲＡＭ Ｊ
７へのチップ選択信号が停止される。
また、遅延回路２２に送られたリセット信号Ｒは、所定
時間ｔだけ遅延されてマイクロプロセッサ１０のＲＥＳ
ＥＴ端子に送られる。しかして、マイクロプロセッサ１
０はリセットされる。
時間ｔだけ遅延されてマイクロプロセッサ１０のＲＥＳ
ＥＴ端子に送られる。しかして、マイクロプロセッサ１
０はリセットされる。
このように本回路においては、電圧低下検知回路２０に
よｐ主電源の電圧低下を検知し、この検知信号によシ作
成されたリセット信号によりてフリップフロップ２２か
らマイクロプロセッサ１０のＡＬＥ信号と同期させて主
電源を切離してバッテリＥから電力を供給させるととも
に、チップ選択信号を停止させ、さらにリセット信号を
遅延回路２３により遅延させてマイクロプロセッサ１０
をリセットするようにしたので、０ＭＯ８−ＲＡＭ Ｊ
１に誤データを書込むということはない。つまシ、Ａ
ＬＥ信号の発生タイミングは、マイクロプロセッサ１０
がパスラインＢをアクセスさせてＦｔＡＭｌ １にデー
タを書込み、読出しを始めるタイミングであって、マイ
クロプロセッサのリード信号およびライト信号がアクテ
ィブになっていないタイミングである。したがってＲＡ
Ｍ １１には、誤データは格納されない。
よｐ主電源の電圧低下を検知し、この検知信号によシ作
成されたリセット信号によりてフリップフロップ２２か
らマイクロプロセッサ１０のＡＬＥ信号と同期させて主
電源を切離してバッテリＥから電力を供給させるととも
に、チップ選択信号を停止させ、さらにリセット信号を
遅延回路２３により遅延させてマイクロプロセッサ１０
をリセットするようにしたので、０ＭＯ８−ＲＡＭ Ｊ
１に誤データを書込むということはない。つまシ、Ａ
ＬＥ信号の発生タイミングは、マイクロプロセッサ１０
がパスラインＢをアクセスさせてＦｔＡＭｌ １にデー
タを書込み、読出しを始めるタイミングであって、マイ
クロプロセッサのリード信号およびライト信号がアクテ
ィブになっていないタイミングである。したがってＲＡ
Ｍ １１には、誤データは格納されない。
さらに、ＲＡＭ Ｉ Ｉは主電源からの電力供給がしゃ
断されてもバッチ＋）Ｅから電力の供給がなされるので
主電源電圧が低下しスレッシ−レベルでマイクロプロセ
ッサが誤動作してモ、ＲＡＭ１ノに格納されたデータは
保護きれる。
断されてもバッチ＋）Ｅから電力の供給がなされるので
主電源電圧が低下しスレッシ−レベルでマイクロプロセ
ッサが誤動作してモ、ＲＡＭ１ノに格納されたデータは
保護きれる。
本発明によれば、主電源の電圧低下を電圧低下検知回路
により検知し、この検知信号によって作成されたリセッ
ト信号によシメモリをアクセス開始するタイミングに主
電源を切離してチップ選択信号を停止させ、この後遅延
回路によｆｉ ＩＪ上セツト号を遅延させてマイクロプ
ロセッサに送ってマイクロプロセッサをリセットさせる
ので、電源しゃ断時にメモリをアクセスする信号をオフ
させるタイミングをマイクロプロセッサのバスアクセス
開始タイミングに合し得て、メモリへの誤データの書込
みを防ぐメモリのバッテリバックアップ回路を提供でき
る。
により検知し、この検知信号によって作成されたリセッ
ト信号によシメモリをアクセス開始するタイミングに主
電源を切離してチップ選択信号を停止させ、この後遅延
回路によｆｉ ＩＪ上セツト号を遅延させてマイクロプ
ロセッサに送ってマイクロプロセッサをリセットさせる
ので、電源しゃ断時にメモリをアクセスする信号をオフ
させるタイミングをマイクロプロセッサのバスアクセス
開始タイミングに合し得て、メモリへの誤データの書込
みを防ぐメモリのバッテリバックアップ回路を提供でき
る。
第１図は本発明に係るメモリのバッテリバックアップ回
路の一実施例を示す構成図、第２図は本回路における各
オフタイミングおよびリセットタイミングを説明するた
めの図である。 １０・・・マイクロプロセッサ、１１・・・ＣＭＯ８ｐ
ランダムアクセス・メモリ（ＣＭＯ８−ｆｔＡＭ ）
、１２・・・アドレスラッチ回路、１３・・・ダート回
路、２゜・・・電圧低下検知回路、２１・・・リセット
保持回路、２２・・・Ｄ型フリ、プフロッゾ、２３・・
・遅延回路、２３ａ、２３ｂ・・・インバータ、Ｒ１・
・・抵抗、Ｃ・・・コンデンサ、２４・・・インバータ
、Ｒａ・・・可変抵抗、Ｌａ・・・主電源ライン、Ｌｂ
・・・バッテリバックアップ電源ライン、Ｅ・・・バッ
テリ。
路の一実施例を示す構成図、第２図は本回路における各
オフタイミングおよびリセットタイミングを説明するた
めの図である。 １０・・・マイクロプロセッサ、１１・・・ＣＭＯ８ｐ
ランダムアクセス・メモリ（ＣＭＯ８−ｆｔＡＭ ）
、１２・・・アドレスラッチ回路、１３・・・ダート回
路、２゜・・・電圧低下検知回路、２１・・・リセット
保持回路、２２・・・Ｄ型フリ、プフロッゾ、２３・・
・遅延回路、２３ａ、２３ｂ・・・インバータ、Ｒ１・
・・抵抗、Ｃ・・・コンデンサ、２４・・・インバータ
、Ｒａ・・・可変抵抗、Ｌａ・・・主電源ライン、Ｌｂ
・・・バッテリバックアップ電源ライン、Ｅ・・・バッ
テリ。
Claims (1)
- マイクロプロセッサおよびメモリを有するマイクロプロ
セッサ回路において、主電源の電圧低下を検知する電圧
低下検知回路と、この電圧低下検知回路の検知信号によ
シ前記マイクロプロセッサから前記メモリへのアクセス
開始タイミングと同期させて前記メモリを主電源から切
離すとともに前記メモリへのアクセスを停止し、前記メ
モリにバックアップ用バッテリの電力を供給する回路と
、前記電圧低下検知回路の検知信号を所定時間遅延して
前記マイクロゾロセッサのリセット信号として送出する
遅延回路とを具備したことを特徴とするメモリのバッテ
リバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179573A JPS6072012A (ja) | 1983-09-28 | 1983-09-28 | メモリのバッテリバックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179573A JPS6072012A (ja) | 1983-09-28 | 1983-09-28 | メモリのバッテリバックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072012A true JPS6072012A (ja) | 1985-04-24 |
Family
ID=16068097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179573A Pending JPS6072012A (ja) | 1983-09-28 | 1983-09-28 | メモリのバッテリバックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072012A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223349U (ja) * | 1985-07-23 | 1987-02-12 | ||
| JPS63130823U (ja) * | 1987-02-18 | 1988-08-26 | ||
| JPS642156A (en) * | 1987-06-25 | 1989-01-06 | Fujitsu Ltd | Data-hold controller for non-volatile memory |
| JPH03506084A (ja) * | 1988-07-28 | 1991-12-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | マイクロコンピユーターをスタンバイモードに所定状態時に切替える装置 |
| US5212664A (en) * | 1989-04-05 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Information card with dual power detection signals to memory decoder |
| US5243577A (en) * | 1989-12-11 | 1993-09-07 | Sharp Kabushiki Kaisha | Electronic apparatus |
| JPH07152460A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 電圧検出リセット回路 |
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
| JP2019175221A (ja) * | 2018-03-29 | 2019-10-10 | ファナック株式会社 | 制御装置およびそのデータ書き込み方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117194A (en) * | 1981-01-08 | 1982-07-21 | Nippon Denso Co Ltd | Protection method for data destruction of backup ram at power supply interruption of microcomputer system |
| JPS58137021A (ja) * | 1982-02-09 | 1983-08-15 | Matsushita Electric Ind Co Ltd | リセツト回路 |
-
1983
- 1983-09-28 JP JP58179573A patent/JPS6072012A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117194A (en) * | 1981-01-08 | 1982-07-21 | Nippon Denso Co Ltd | Protection method for data destruction of backup ram at power supply interruption of microcomputer system |
| JPS58137021A (ja) * | 1982-02-09 | 1983-08-15 | Matsushita Electric Ind Co Ltd | リセツト回路 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223349U (ja) * | 1985-07-23 | 1987-02-12 | ||
| JPS63130823U (ja) * | 1987-02-18 | 1988-08-26 | ||
| JPS642156A (en) * | 1987-06-25 | 1989-01-06 | Fujitsu Ltd | Data-hold controller for non-volatile memory |
| JPH03506084A (ja) * | 1988-07-28 | 1991-12-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | マイクロコンピユーターをスタンバイモードに所定状態時に切替える装置 |
| US5212664A (en) * | 1989-04-05 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Information card with dual power detection signals to memory decoder |
| US5243577A (en) * | 1989-12-11 | 1993-09-07 | Sharp Kabushiki Kaisha | Electronic apparatus |
| JPH07152460A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 電圧検出リセット回路 |
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
| JP2019175221A (ja) * | 2018-03-29 | 2019-10-10 | ファナック株式会社 | 制御装置およびそのデータ書き込み方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6181634B1 (en) | Multiple-port semiconductor memory device | |
| US5021950A (en) | Multiprocessor system with standby function | |
| JP2930773B2 (ja) | プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法 | |
| KR940002755B1 (ko) | 1칩 마이크로 컴퓨터 | |
| EP1122734B1 (en) | Burst interleaved memory with burst mode access in synchronous read phases wherein the two sub-arrays are independently readable with random access during asynchronous read phases | |
| EP0797207B1 (en) | Semiconductor device comprising mode register control circuit | |
| US6097629A (en) | Non-volatile, static random access memory with high speed store capability | |
| JPS63133238A (ja) | デジタルデータ処理システム | |
| KR960012352B1 (ko) | 선택적 재생능력을 갖는 데이타 처리 시스템 및 상기 시스템내의 다이나믹 메모리를 재생하는 방법 | |
| JPS6072012A (ja) | メモリのバッテリバックアップ回路 | |
| US4580248A (en) | Electronic apparatus with memory backup system | |
| US20020146025A1 (en) | Arbiter device for multi-port memory and semiconductor device | |
| JPH0731630B2 (ja) | マイクロプロセッサシステム | |
| US5297098A (en) | Control apparatus for data storage apparatus | |
| JP2762589B2 (ja) | 半導体メモリ回路 | |
| US20030200470A1 (en) | Microcontroller | |
| JP2003022670A (ja) | 半導体集積回路 | |
| JPH10255472A (ja) | 同期ａｔｄ信号を発生する方法及び対応する回路 | |
| JP3253296B2 (ja) | 記憶装置及びデータ処理装置 | |
| JPS6130301B2 (ja) | ||
| JP2699640B2 (ja) | 放射線認識回路を用いた電子回路 | |
| JP2813223B2 (ja) | 半導体記憶装置 | |
| JPS6275852A (ja) | 半導体記憶装置 | |
| JPS6120077B2 (ja) | ||
| JP2996439B2 (ja) | 不揮発性メモリ用のデータ保持制御装置 |