JP2996439B2 - 不揮発性メモリ用のデータ保持制御装置 - Google Patents
不揮発性メモリ用のデータ保持制御装置Info
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Description
【発明の詳細な説明】
〔概要〕
本発明は、不揮発性メモリへデータを書込んだり読出
したりする制御装置において、予期しない電源遮断が生
じた場合に、書込み途中のデータであっても前記メモリ
へ正しく書込んでから処理を終るか、所定のデータまで
の書込みを行ない、以後の不安定なデータの書込みは中
断して正しいデータのみを記憶するようにするかして、
書込みデータの不安状態を除去するようにしている。 〔産業上の利用分野〕 本発明は不揮発性メモリ用のデータ保持制御装置、特
に不測の電源遮断が生じた場合に書込み中のデータを区
切りのよい点まで破壊せずに不揮発性メモリ内に記憶す
ることが可能なデータ保持制御装置に関するものであ
る。 〔従来の技術〕 外部から供給される電源が遮断された場合であって
も、装置内のバックアップ電源（バッテリ）によって記
憶されたデータを保持しておくことが可能な不揮発性メ
モリは周知である。従来技術による該不揮発性メモリの
制御装置においては、メモリデータを保護するために、
メモリへ供給されている外部電源電圧を、電圧監視装置
によって常時監視していて、前記電圧の降下が所定シー
ケンス以外で所定値以下になった際に、その状態を検出
してメモリ素子に対するチップ選択信号をオフしたり書
込み可能信号をオフしたりして、メモリデータが破壊さ
れないように制御していた。 〔発明が解決しようとする問題点〕 しかしながら、上記従来方式による不揮発性メモリの
制御装置においては、通常の所定電源遮断シーケンス以
外の原因による外部電源電圧降下の検出によって発生さ
れる検出信号と、メモリへのデータとを制御する制御信
号とは、タイミング関係において直接関連がなく、した
がってメモリのチップ選択信号または書込み可能信号
は、前記検出信号によってオフにされ、制御信号とは時
間的なタイミングにおいて関連せずに制御されてしま
う。したがって、不測の電源遮断時にメモリへの書込み
が行なわれているような場合、書込みパルスの幅が不安
定となってしまい、その結果、メモリに書込まれるデー
タも中途半ぱなものになっていた。 一方、このように不安定な状態でメモリに書込まれた
データは、外部からの供給電源が復旧した際に、それが
記憶されているアドレスから読出されると一般的にはエ
ラー検出符号により、エラーとして検出されるようにな
っている。しかし、読出されたデータが、前記エラー検
出符号に対して本来の正しい検出を誤らせるような相関
関係で書込まれていると、正しいデータであると見なさ
れてしまい、エラーデータとしては検出されないことに
なってしまう。 更に、メモリへの書込み途中の情報がデータでなく、
例えばフラグ情報であったりポインタなどの特殊な性質
を有する情報であるような場合には、後で読出された該
情報は単に読出しエラーとなるばかりでなく、前記フラ
グ情報あるいはポインタにより指定されるべきメモリ領
域内のデータ全部がエラー、あるいは特定範囲のメモリ
領域がエラーとなったり、使用不能になってしまう場合
もあった。 〔問題点を解決するための手段〕 本発明は上記のような問題点を解決する。第１図は本
発明の基本構成図である。 本発明の場合には、不揮発性メモリに印加される電圧
が不安定になりはじめることを予知して、メモリへの例
えばチップ選択信号が存在しない状態の下で、システム
クロックに同期させて、以後の書込み可能状態の発生を
禁止するようにしており、その構成として、 外部交流電源の存在によって高直流電源電圧を得ると
共に当該高直流電源電圧よりも低い低直流電源電圧を得
ておき、かつ前記外部交流電源の消失または低下により
前記高直流電源電圧の低下を生じ次いで前記低直流電源
電圧の低下を生じるよう構成されると共に、 不揮発性メモリの制御手段に印加される前記低直流電
源が安定的に供給されていることを前記高直流電源電圧
の発生によって検知して第１の値をとり、不測の電源遮
断が生じたことを前記高直流電源電圧の低下によって検
知して第２の値をとる第１の信号（PWRDY0）を発生する
電源制御回路（１）と、 前記第１の信号（PWRDY0）を遅延させることによって
得る第２の信号（PWRDY1）を用い、前記第１の信号（PW
RDY0）が第２の値をとりかつ前記第２の信号（PWRDY1）
が第２の値に達しない状態にもとづいてシステムクロッ
クに同期させて発生する第３の信号（PWDOWN）の発生に
もとづいて現に書込み途中の状態に対応しているチップ
選択信号（CS）の伝達を終了させるようにして、メモリ
書込み可能状態の以後の発生を禁止する第４の信号（CU
TCS）を生成するメモリ制御遮断回路（２）と、 前記外部交流電源が消失または低下したことに起因し
て前記低直流電源の電圧が所定値に低下した際に、第１
の値から第２の値に変化する第５の信号（PWOFF）を発
生する電圧監視回路（３）とを備え、 不測の前記外部交流電源の消失または低下時に前記第
４の信号（CUTCS）にて前記書込み可能状態の発生をま
ず禁止し、次いで前記第５の信号（PWOFF）の第２の値
の発生で前記書込み可能状態の発生を禁止するようにし
て、書込み中のデータが適正な位置までメモリに記憶さ
れるように制御される。 〔作用〕 第１図において、前記電源制御回路（１）から発生さ
れる第１の信号（PWRDY0）と、該信号を遅延して得られ
る第２の信号（PWRDY1）とを得ておき、第１の信号（PW
RDY0）が第２の値（立下り）になりかつ第２の信号（PW
RDY1）が未だ第２の値（立下り）にならない間に得られ
るようにした第３の信号（PWDOWN）を前記メモリ制御遮
断回路（２）内のフリップフロップから発生させる。そ
して、当該第３の信号が存在している間に、現に書込み
が行われつつあるかも知れない（チップ選択信号CSが立
っている）状態を終了させる。そして当該書込みが終了
した状態の下で当該第３の信号を立下がらせ、この立下
りが生じた状態の下で（チップ選択信号CSが存在しない
状態の下で）、メモリ書込み可能状態の以後の発生を禁
止するようにする。 即ち、第３の信号（PWDOWN）が存在している間に所定
の書込みが行われるようにしておき、その間に当該書込
みが終了すると、メモリ書込み可能状態の以後の発生を
禁止するようにする。 そして、前記低DC電源電圧が低下しはじめる状態が発
生すると、上記第３の信号（PWDOWN）にもとづいた上記
禁止状態の存在自体が不安定になることから、当該低DC
電源電圧の低下がはじまったことを検出して、即ち前記
第５の信号（PWOFF）が第２の値になったことを検出し
て、メモリ書込み可能状態の以後の発生を禁止する状態
を継続させる。 本発明の場合には、仮に書込み中であっても、システ
ムクロックに同期させた状態で終了させ、即ち書込み中
のデータを区切りのよい時点で遮断し、メモリ内のデー
タを安定した状態に保つ。 〔実施例〕 第２図は本発明の実施例の装置の構成、第３図は該装
置の各部から発生される各信号のタイミングを示す。 第２図において、１は電源制御回路であって外部AC電
源から高DC電源電圧を発生してから低DC電源電圧VCCお
よびPWRDY0信号を発生する。２はメモリ制御遮断回路で
あって、該回路は、前記PWRDY0信号を遅延装置13を介し
て遅延して得られるPWRDY1信号を用い当該PWRDY1信号か
らPWDOWN信号を発生する第１および第２のフリップフロ
ップからなる電源遮断検出回路５と論理ゲート回路６と
を有している。３は電圧監視回路であって、外部AC電源
が遮断された際に低DC電源電圧が所定の値に低下する状
態を監視、検出する。７はデータバッファ、８はアンド
ゲート回路、９はオープンコレクタ回路、10は不揮発性
メモリ、11はバックアップ電源（バッテリ）、12は該バ
ックアップ電源によるバックアップ領域、13は遅延装
置、14はメモリ制御回路を示す。 なお、第４図は第２図の電源制御回路１の詳細図を示
し、第５図はメモリ制御遮断回路２の詳細図である。 次に第２図のように構成された本発明の装置の動作を
第３図のタイミングを参照して説明する。 電源制御回路１において、AC電源（例えば200V）から
高DC電源電圧（例えば250V）を発生し、これを低DC電源
電圧（例えば5V）に低下させて出力すると共に、PWRDY0
信号を発生し、該信号を遅延装置13を介してPWRDY1を生
成しこれをメモリ制御遮断回路２内の前記電源遮断検出
回路５へ与え、PWDOWN信号を発生する。なお、PWRDY0信
号は高DC電源がある値に上ることによって低DC電源電圧
VCCが安定すると発生され、予期しないAC電源の遮断が
あった際、多少送れてオフになる。したがってPWRDY1信
号もPWRDY0からある時間遅れてオフになる。PWDOWN信号
はPWRDY0の立下りとPWRDY1が未だ立下がらない状態との
関係から発生される信号であって、当該PWDOWNが存在し
ている間に、メモリ制御回路14がチップ選択信号CSを発
してメモリに対して書込みを行っていた場合にも区切り
のよい所で書込みを終了させ、チップ選択信号▲▼
の発生で▲▼信号を発生させる。即ち、当該
▲▼信号の発生にて、以後、メモリに対して
書込み可能な状態の発生を禁止させるようにする。チッ
プ選択信号CSと該チップ選択信号をオフにするようにメ
モリ制御遮断回路２から発生される▲▼信号
とは、アンドゲート回路８を介してオープンコレクタ回
路９の一方の入力に与えられる。該回路９の他方の入力
は電圧監視回路３からの出力が与えられるように接続さ
れている。そして電圧監視回路３は、AC電源が遮断され
たり、電源電圧が所定以下の値に低下したときに、他の
回路が誤動作をし始める直前の値、例えば低DC電源電圧
が安定している状態を示す5Vから4.5Vまで低下したとき
にオフ信号を出力するようにしておく。即ち、オープン
コレクタ回路９は入力のいずれか一方が０レベルである
限り、その出力は１レベルにあるので、その出力はプル
アップ抵抗を介してバックアップ電源11の電圧VBBに接
続しておくことによって、PWOFF後にもCS信号が非所望
に１レベルとなってもそれを無視するようにメモリのチ
ップ選択信号CS′は制御される。 チップ選択信号をオフにするCUTCS信号は、メモリリ
ーフ単位でバラつきがあるのでその立上り時間も変化す
るが、PWDOWN信号の立下りでオフにされる。このCUTCS
信号がオンとなっていることによってチップ選択信号C
S′はオフにされ、PWOFF信号が所定値以下の値になる前
にもこのCUTCS信号により、仮にメモリへのデータ書込
みが生じようとしても当該書込みは禁止され、データの
不安定な書込み、あるいはデータの破壊が生じることを
防止する。 VCCがオフになった後に、バックアップ電源11からのV
BBによりメモリの消費電力を最小にしてメモリをバック
アップする。言うまでもなく、不測の電源遮断が生じな
い状態の下では、メモリ制御回路14からのチップ選択信
号CSがアンドゲート回路８やオープンコレクタ回路９を
介して、上述のチップ選択信号CS′として供給され、リ
ード／ライトが行われる。 なお、第４図に示すように、AC電源遮断後の低DC電源
の保持時間は、高DC電源および低DC電源内の図示のコン
デンサC1,C2の容量の値によって定められる。また、本
発明の装置においてPWRDY0信号を所定時間（ｔ）遅延さ
せてPWRDY1信号を生成しているが、該遅延時間ｔはメモ
リへの書込み可能な状態を確保する時間である。 第５図はメモリ制御遮断回路の細部を表しており、図
中のFF−Ａ、FF−Ｂ、FF−Ｃは夫々Ｄ−FFである。 上述のPWDOWN信号の立上りはシステムクロックに同期
している必要がある。勿論、上述のPWRDY0信号の立上り
はシステムクロックに非同時に発生し、したがって上述
のPWRDY1信号の立上りもシステムクロックに非同時に発
生する。 このため、図示のＤ−FFをFF−ＡとFF−Ｂとの２段挿
入してシステムクロックと正しく同期化し得るように
し、上述のPWDOWN信号の立上りをシステムクロックに同
期化させている。 FF−Ｃは、PWDOWN信号と▲▼信号（CS信号がなく
なった）とのアンド条件でCUTCS信号を発生させ、一旦C
UTCS信号が発生すると当該CUTCS信号は発生しつづけて
いる。そしてPWRDY1信号の発生によってリセットされ
る。 当該第５図のメモリ制御遮断回路２における遅延は τ＝｛（FF−Ａ）＋（FF−Ｂ）＋（CSオン期間）＋（FF−Ｃ）｝ ×（メモリサイクル時間） で求められる。但しメモリ群は１リーフであってインタ
リーブしていないものとする。 このようにしてCUTCS信号が発生されてからはPWRDY1
信号がオンである限りはチップ選択信号CS′はオフにさ
れており、メモリへのR/W動作は禁止される。そして、P
WRDY1信号がオフされた後ではPWOFF信号がオフしてお
り、チップ選択信号CS′はオフを続ける。PWOFF信号が
再びオンした後にはPWRDY1信号がオンとなり、FF−Ｃは
リセットされる。 〔発明の効果〕 以上述べたように、本発明によれば該装置へ与えられ
るAC電源が予期しない遮断を生じた際に、該AC電源から
得られる低直流電源電圧が所定以下に低下する前に、電
源遮断検出信号の状態に応じて書込み可能な状態を適正
に制御することによって、メモリへのデータの記憶を区
切りのよい時点で遮断し、不安定なデータの書込みを回
避し、よって電源復旧後のエラーデータの読出しが防止
できる。
したりする制御装置において、予期しない電源遮断が生
じた場合に、書込み途中のデータであっても前記メモリ
へ正しく書込んでから処理を終るか、所定のデータまで
の書込みを行ない、以後の不安定なデータの書込みは中
断して正しいデータのみを記憶するようにするかして、
書込みデータの不安状態を除去するようにしている。 〔産業上の利用分野〕 本発明は不揮発性メモリ用のデータ保持制御装置、特
に不測の電源遮断が生じた場合に書込み中のデータを区
切りのよい点まで破壊せずに不揮発性メモリ内に記憶す
ることが可能なデータ保持制御装置に関するものであ
る。 〔従来の技術〕 外部から供給される電源が遮断された場合であって
も、装置内のバックアップ電源（バッテリ）によって記
憶されたデータを保持しておくことが可能な不揮発性メ
モリは周知である。従来技術による該不揮発性メモリの
制御装置においては、メモリデータを保護するために、
メモリへ供給されている外部電源電圧を、電圧監視装置
によって常時監視していて、前記電圧の降下が所定シー
ケンス以外で所定値以下になった際に、その状態を検出
してメモリ素子に対するチップ選択信号をオフしたり書
込み可能信号をオフしたりして、メモリデータが破壊さ
れないように制御していた。 〔発明が解決しようとする問題点〕 しかしながら、上記従来方式による不揮発性メモリの
制御装置においては、通常の所定電源遮断シーケンス以
外の原因による外部電源電圧降下の検出によって発生さ
れる検出信号と、メモリへのデータとを制御する制御信
号とは、タイミング関係において直接関連がなく、した
がってメモリのチップ選択信号または書込み可能信号
は、前記検出信号によってオフにされ、制御信号とは時
間的なタイミングにおいて関連せずに制御されてしま
う。したがって、不測の電源遮断時にメモリへの書込み
が行なわれているような場合、書込みパルスの幅が不安
定となってしまい、その結果、メモリに書込まれるデー
タも中途半ぱなものになっていた。 一方、このように不安定な状態でメモリに書込まれた
データは、外部からの供給電源が復旧した際に、それが
記憶されているアドレスから読出されると一般的にはエ
ラー検出符号により、エラーとして検出されるようにな
っている。しかし、読出されたデータが、前記エラー検
出符号に対して本来の正しい検出を誤らせるような相関
関係で書込まれていると、正しいデータであると見なさ
れてしまい、エラーデータとしては検出されないことに
なってしまう。 更に、メモリへの書込み途中の情報がデータでなく、
例えばフラグ情報であったりポインタなどの特殊な性質
を有する情報であるような場合には、後で読出された該
情報は単に読出しエラーとなるばかりでなく、前記フラ
グ情報あるいはポインタにより指定されるべきメモリ領
域内のデータ全部がエラー、あるいは特定範囲のメモリ
領域がエラーとなったり、使用不能になってしまう場合
もあった。 〔問題点を解決するための手段〕 本発明は上記のような問題点を解決する。第１図は本
発明の基本構成図である。 本発明の場合には、不揮発性メモリに印加される電圧
が不安定になりはじめることを予知して、メモリへの例
えばチップ選択信号が存在しない状態の下で、システム
クロックに同期させて、以後の書込み可能状態の発生を
禁止するようにしており、その構成として、 外部交流電源の存在によって高直流電源電圧を得ると
共に当該高直流電源電圧よりも低い低直流電源電圧を得
ておき、かつ前記外部交流電源の消失または低下により
前記高直流電源電圧の低下を生じ次いで前記低直流電源
電圧の低下を生じるよう構成されると共に、 不揮発性メモリの制御手段に印加される前記低直流電
源が安定的に供給されていることを前記高直流電源電圧
の発生によって検知して第１の値をとり、不測の電源遮
断が生じたことを前記高直流電源電圧の低下によって検
知して第２の値をとる第１の信号（PWRDY0）を発生する
電源制御回路（１）と、 前記第１の信号（PWRDY0）を遅延させることによって
得る第２の信号（PWRDY1）を用い、前記第１の信号（PW
RDY0）が第２の値をとりかつ前記第２の信号（PWRDY1）
が第２の値に達しない状態にもとづいてシステムクロッ
クに同期させて発生する第３の信号（PWDOWN）の発生に
もとづいて現に書込み途中の状態に対応しているチップ
選択信号（CS）の伝達を終了させるようにして、メモリ
書込み可能状態の以後の発生を禁止する第４の信号（CU
TCS）を生成するメモリ制御遮断回路（２）と、 前記外部交流電源が消失または低下したことに起因し
て前記低直流電源の電圧が所定値に低下した際に、第１
の値から第２の値に変化する第５の信号（PWOFF）を発
生する電圧監視回路（３）とを備え、 不測の前記外部交流電源の消失または低下時に前記第
４の信号（CUTCS）にて前記書込み可能状態の発生をま
ず禁止し、次いで前記第５の信号（PWOFF）の第２の値
の発生で前記書込み可能状態の発生を禁止するようにし
て、書込み中のデータが適正な位置までメモリに記憶さ
れるように制御される。 〔作用〕 第１図において、前記電源制御回路（１）から発生さ
れる第１の信号（PWRDY0）と、該信号を遅延して得られ
る第２の信号（PWRDY1）とを得ておき、第１の信号（PW
RDY0）が第２の値（立下り）になりかつ第２の信号（PW
RDY1）が未だ第２の値（立下り）にならない間に得られ
るようにした第３の信号（PWDOWN）を前記メモリ制御遮
断回路（２）内のフリップフロップから発生させる。そ
して、当該第３の信号が存在している間に、現に書込み
が行われつつあるかも知れない（チップ選択信号CSが立
っている）状態を終了させる。そして当該書込みが終了
した状態の下で当該第３の信号を立下がらせ、この立下
りが生じた状態の下で（チップ選択信号CSが存在しない
状態の下で）、メモリ書込み可能状態の以後の発生を禁
止するようにする。 即ち、第３の信号（PWDOWN）が存在している間に所定
の書込みが行われるようにしておき、その間に当該書込
みが終了すると、メモリ書込み可能状態の以後の発生を
禁止するようにする。 そして、前記低DC電源電圧が低下しはじめる状態が発
生すると、上記第３の信号（PWDOWN）にもとづいた上記
禁止状態の存在自体が不安定になることから、当該低DC
電源電圧の低下がはじまったことを検出して、即ち前記
第５の信号（PWOFF）が第２の値になったことを検出し
て、メモリ書込み可能状態の以後の発生を禁止する状態
を継続させる。 本発明の場合には、仮に書込み中であっても、システ
ムクロックに同期させた状態で終了させ、即ち書込み中
のデータを区切りのよい時点で遮断し、メモリ内のデー
タを安定した状態に保つ。 〔実施例〕 第２図は本発明の実施例の装置の構成、第３図は該装
置の各部から発生される各信号のタイミングを示す。 第２図において、１は電源制御回路であって外部AC電
源から高DC電源電圧を発生してから低DC電源電圧VCCお
よびPWRDY0信号を発生する。２はメモリ制御遮断回路で
あって、該回路は、前記PWRDY0信号を遅延装置13を介し
て遅延して得られるPWRDY1信号を用い当該PWRDY1信号か
らPWDOWN信号を発生する第１および第２のフリップフロ
ップからなる電源遮断検出回路５と論理ゲート回路６と
を有している。３は電圧監視回路であって、外部AC電源
が遮断された際に低DC電源電圧が所定の値に低下する状
態を監視、検出する。７はデータバッファ、８はアンド
ゲート回路、９はオープンコレクタ回路、10は不揮発性
メモリ、11はバックアップ電源（バッテリ）、12は該バ
ックアップ電源によるバックアップ領域、13は遅延装
置、14はメモリ制御回路を示す。 なお、第４図は第２図の電源制御回路１の詳細図を示
し、第５図はメモリ制御遮断回路２の詳細図である。 次に第２図のように構成された本発明の装置の動作を
第３図のタイミングを参照して説明する。 電源制御回路１において、AC電源（例えば200V）から
高DC電源電圧（例えば250V）を発生し、これを低DC電源
電圧（例えば5V）に低下させて出力すると共に、PWRDY0
信号を発生し、該信号を遅延装置13を介してPWRDY1を生
成しこれをメモリ制御遮断回路２内の前記電源遮断検出
回路５へ与え、PWDOWN信号を発生する。なお、PWRDY0信
号は高DC電源がある値に上ることによって低DC電源電圧
VCCが安定すると発生され、予期しないAC電源の遮断が
あった際、多少送れてオフになる。したがってPWRDY1信
号もPWRDY0からある時間遅れてオフになる。PWDOWN信号
はPWRDY0の立下りとPWRDY1が未だ立下がらない状態との
関係から発生される信号であって、当該PWDOWNが存在し
ている間に、メモリ制御回路14がチップ選択信号CSを発
してメモリに対して書込みを行っていた場合にも区切り
のよい所で書込みを終了させ、チップ選択信号▲▼
の発生で▲▼信号を発生させる。即ち、当該
▲▼信号の発生にて、以後、メモリに対して
書込み可能な状態の発生を禁止させるようにする。チッ
プ選択信号CSと該チップ選択信号をオフにするようにメ
モリ制御遮断回路２から発生される▲▼信号
とは、アンドゲート回路８を介してオープンコレクタ回
路９の一方の入力に与えられる。該回路９の他方の入力
は電圧監視回路３からの出力が与えられるように接続さ
れている。そして電圧監視回路３は、AC電源が遮断され
たり、電源電圧が所定以下の値に低下したときに、他の
回路が誤動作をし始める直前の値、例えば低DC電源電圧
が安定している状態を示す5Vから4.5Vまで低下したとき
にオフ信号を出力するようにしておく。即ち、オープン
コレクタ回路９は入力のいずれか一方が０レベルである
限り、その出力は１レベルにあるので、その出力はプル
アップ抵抗を介してバックアップ電源11の電圧VBBに接
続しておくことによって、PWOFF後にもCS信号が非所望
に１レベルとなってもそれを無視するようにメモリのチ
ップ選択信号CS′は制御される。 チップ選択信号をオフにするCUTCS信号は、メモリリ
ーフ単位でバラつきがあるのでその立上り時間も変化す
るが、PWDOWN信号の立下りでオフにされる。このCUTCS
信号がオンとなっていることによってチップ選択信号C
S′はオフにされ、PWOFF信号が所定値以下の値になる前
にもこのCUTCS信号により、仮にメモリへのデータ書込
みが生じようとしても当該書込みは禁止され、データの
不安定な書込み、あるいはデータの破壊が生じることを
防止する。 VCCがオフになった後に、バックアップ電源11からのV
BBによりメモリの消費電力を最小にしてメモリをバック
アップする。言うまでもなく、不測の電源遮断が生じな
い状態の下では、メモリ制御回路14からのチップ選択信
号CSがアンドゲート回路８やオープンコレクタ回路９を
介して、上述のチップ選択信号CS′として供給され、リ
ード／ライトが行われる。 なお、第４図に示すように、AC電源遮断後の低DC電源
の保持時間は、高DC電源および低DC電源内の図示のコン
デンサC1,C2の容量の値によって定められる。また、本
発明の装置においてPWRDY0信号を所定時間（ｔ）遅延さ
せてPWRDY1信号を生成しているが、該遅延時間ｔはメモ
リへの書込み可能な状態を確保する時間である。 第５図はメモリ制御遮断回路の細部を表しており、図
中のFF−Ａ、FF−Ｂ、FF−Ｃは夫々Ｄ−FFである。 上述のPWDOWN信号の立上りはシステムクロックに同期
している必要がある。勿論、上述のPWRDY0信号の立上り
はシステムクロックに非同時に発生し、したがって上述
のPWRDY1信号の立上りもシステムクロックに非同時に発
生する。 このため、図示のＤ−FFをFF−ＡとFF−Ｂとの２段挿
入してシステムクロックと正しく同期化し得るように
し、上述のPWDOWN信号の立上りをシステムクロックに同
期化させている。 FF−Ｃは、PWDOWN信号と▲▼信号（CS信号がなく
なった）とのアンド条件でCUTCS信号を発生させ、一旦C
UTCS信号が発生すると当該CUTCS信号は発生しつづけて
いる。そしてPWRDY1信号の発生によってリセットされ
る。 当該第５図のメモリ制御遮断回路２における遅延は τ＝｛（FF−Ａ）＋（FF−Ｂ）＋（CSオン期間）＋（FF−Ｃ）｝ ×（メモリサイクル時間） で求められる。但しメモリ群は１リーフであってインタ
リーブしていないものとする。 このようにしてCUTCS信号が発生されてからはPWRDY1
信号がオンである限りはチップ選択信号CS′はオフにさ
れており、メモリへのR/W動作は禁止される。そして、P
WRDY1信号がオフされた後ではPWOFF信号がオフしてお
り、チップ選択信号CS′はオフを続ける。PWOFF信号が
再びオンした後にはPWRDY1信号がオンとなり、FF−Ｃは
リセットされる。 〔発明の効果〕 以上述べたように、本発明によれば該装置へ与えられ
るAC電源が予期しない遮断を生じた際に、該AC電源から
得られる低直流電源電圧が所定以下に低下する前に、電
源遮断検出信号の状態に応じて書込み可能な状態を適正
に制御することによって、メモリへのデータの記憶を区
切りのよい時点で遮断し、不安定なデータの書込みを回
避し、よって電源復旧後のエラーデータの読出しが防止
できる。
【図面の簡単な説明】
第１図は本発明による不揮発性メモリのデータ保持制御
装置の基本構成図、第２図は本発明の実施例の構成図、
第３図は第２図の装置の動作を説明するタイミング図、
第４図は第２図の電源制御回路の詳細図、および第５図
は第２図のメモリ制御遮断回路の詳細図をそれぞれ示
す。 図中、１は電源制御回路、２はメモリ制御遮断回路、３
は電圧監視回路をそれぞれ示す。
装置の基本構成図、第２図は本発明の実施例の構成図、
第３図は第２図の装置の動作を説明するタイミング図、
第４図は第２図の電源制御回路の詳細図、および第５図
は第２図のメモリ制御遮断回路の詳細図をそれぞれ示
す。 図中、１は電源制御回路、２はメモリ制御遮断回路、３
は電圧監視回路をそれぞれ示す。
Claims (1)
- (57)【特許請求の範囲】 １．外部交流電源の存在によって高直流電源電圧を得る
と共に当該高直流電源電圧よりも低い低直流電源電圧を
得ておき、かつ前記外部交流電源の消失または低下によ
り前記高直流電源電圧の低下を生じ次いで前記低直流電
源電圧の低下を生じるよう構成されると共に、 不揮発性メモリの制御手段に印加される前記低直流電源
が安定的に供給されていることを前記高直流電源電圧の
発生によって検知して第１の値をとり、不測の電源遮断
が生じたことを前記高直流電源電圧の低下によって検知
して第２の値をとる第１の信号（PWRDY0）を発生する電
源制御回路（１）と、 前記第１の信号（PWRDY0）を遅延させることによって得
る第２の信号（PWRDY1）を用い、前記第１の信号（PWRD
Y0）が第２の値をとりかつ前記第２の信号（PWRDY1）が
第２の値に達しない状態にもとづいてシステムクロック
に同期させて発生する第３の信号（PWDOWN）の発生にも
とづいて現に書込み途中の状態に対応しているチップ選
択信号（CS）の伝達を終了させるようにして、メモリ書
込み可能状態の以後の発生を禁止する第４の信号（CUTC
S）を生成するメモリ制御遮断回路（２）と、 前記外部交流電源が消失または低下したことに起因して
前記低直流電源の電圧が所定値に低下した際に、第１の
値から第２の値に変化する第５の信号（PWOFF）を発生
する電圧監視回路（３）とを備え、 不測の前記外部交流電源の消失または低下時に前記第４
の信号（CUTCS）にて前記書込み可能状態の発生をまず
禁止し、次いで前記第５の信号（PWOFF）の第２の値の
発生で前記書込み可能状態の発生を禁止するようにし
て、書込み中のデータが適正な位置までメモリに記憶さ
れるようにした ことを特徴とする不揮発性メモリ用のデータ保持制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158536A JP2996439B2 (ja) | 1987-06-25 | 1987-06-25 | 不揮発性メモリ用のデータ保持制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158536A JP2996439B2 (ja) | 1987-06-25 | 1987-06-25 | 不揮発性メモリ用のデータ保持制御装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS642156A JPS642156A (en) | 1989-01-06 |
| JPH012156A JPH012156A (ja) | 1989-01-06 |
| JP2996439B2 true JP2996439B2 (ja) | 1999-12-27 |
Family
ID=15673862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158536A Expired - Fee Related JP2996439B2 (ja) | 1987-06-25 | 1987-06-25 | 不揮発性メモリ用のデータ保持制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996439B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5568928B2 (ja) * | 2009-09-08 | 2014-08-13 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器及びシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072012A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | メモリのバッテリバックアップ回路 |
| CH666644A5 (fr) * | 1985-07-04 | 1988-08-15 | Charmilles Technologies | Procede de positionnement d'une piece sur une machine-outil, dispositif pour sa mise en oeuvre et application de ce procede. |
-
1987
- 1987-06-25 JP JP62158536A patent/JP2996439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642156A (en) | 1989-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |