JPS60215227A - Ｒａｍのバツテリバツクアツプ回路 - Google Patents
Ｒａｍのバツテリバツクアツプ回路Info
- Publication number
- JPS60215227A JPS60215227A JP59071493A JP7149384A JPS60215227A JP S60215227 A JPS60215227 A JP S60215227A JP 59071493 A JP59071493 A JP 59071493A JP 7149384 A JP7149384 A JP 7149384A JP S60215227 A JPS60215227 A JP S60215227A
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- Japan
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- voltage
- output
- ram
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は書き込み中にバックアップ電源に切換えられて
もＯＭＯＳ ＲＡＭ等の揮発性メモリの内容が不定にな
らないようにしたＲＡＭのバッテリバックアップ回路に
関する。
もＯＭＯＳ ＲＡＭ等の揮発性メモリの内容が不定にな
らないようにしたＲＡＭのバッテリバックアップ回路に
関する。
（従来技術）
従来のＲＡＭのバッテリバックアップ回路として、例え
ば、第１図に示すものがある。
ば、第１図に示すものがある。
このＲＡＭのバッテリバックアップ回路は、コンビ、−
夕のデータ等を記憶するために用いられ、電源オフによ
つて記憶内容が消滅する０Ｍ０８ ＲＡＭ １と、ＲＡ
ＭＩの電源端子（Ｖｃｃ）に電源（＋５Ｖ）ｔ−交流電
源のオフ時に供給するバックアップ用電池２（リチウム
電池）と。
夕のデータ等を記憶するために用いられ、電源オフによ
つて記憶内容が消滅する０Ｍ０８ ＲＡＭ １と、ＲＡ
ＭＩの電源端子（Ｖｃｃ）に電源（＋５Ｖ）ｔ−交流電
源のオフ時に供給するバックアップ用電池２（リチウム
電池）と。
電源側より電池２への逆流を防止すべく電池２に直列接
続されるダイオード３と、電源（＋ＳＶ）Ｏ出力電圧を
分圧する抵抗４及び５と、安定化された所定の電圧を出
力する基準電源６と、該基準電源の出力電圧ｖ１を一方
の入力とすると共に分圧点の電圧Ｖ、を他方の入力とし
、Ｖｌ）ｖ３のときに出力信号を反転し、ＲＡＭ１のＯ
Ｂ（ｃｈｉｐ ＠ｎａｂｌｅ ）端子お呵びＯＰＵ （
図示せず）のリセット端子に電圧を印加するオープンコ
レクタ屋の；ンパレータ７と、コンパレータ７の出力端
子に各々の一端が接続される抵抗８及び９と、抵抗８の
他端にベースが接続され、抵抗９の他端及びＢＪｈＭｌ
のＶＣＣ端子にコレクタが接続されると共にエミ、りが
＋５ｖ電源に接続されるＰＮＰ Ｗのトランジスタ１０
とより構成される。
続されるダイオード３と、電源（＋ＳＶ）Ｏ出力電圧を
分圧する抵抗４及び５と、安定化された所定の電圧を出
力する基準電源６と、該基準電源の出力電圧ｖ１を一方
の入力とすると共に分圧点の電圧Ｖ、を他方の入力とし
、Ｖｌ）ｖ３のときに出力信号を反転し、ＲＡＭ１のＯ
Ｂ（ｃｈｉｐ ＠ｎａｂｌｅ ）端子お呵びＯＰＵ （
図示せず）のリセット端子に電圧を印加するオープンコ
レクタ屋の；ンパレータ７と、コンパレータ７の出力端
子に各々の一端が接続される抵抗８及び９と、抵抗８の
他端にベースが接続され、抵抗９の他端及びＢＪｈＭｌ
のＶＣＣ端子にコレクタが接続されると共にエミ、りが
＋５ｖ電源に接続されるＰＮＰ Ｗのトランジスタ１０
とより構成される。
以上の構成において、第２図のタイムチャートに基づい
て動作を説明する。通常（−：１ンビ。
て動作を説明する。通常（−：１ンビ。
−タ等の使用中）においては、基準電源６の電圧ｖｌよ
りも分圧点電圧ｖ１の方が高いため。
りも分圧点電圧ｖ１の方が高いため。
コンパレータ７の出力端子はクローズ状態にあり、抵抗
９及び８を介してトランジスタ１ｏにベースバイアスが
与えられてトランジスタ１゜が導通する。トランジスタ
１ｏが導通することによってＲＡＭＩのＶＣＣ端子に約
＋５ｖの電圧が供給され、 ＲＡＭ Ｉ Ｆｉ動作可能
な状態となる。また、この電圧によってダイオード３０
カソードに電圧が印加され、電池２工９電流が流出する
のを防止する。このような状態において、書き込み信号
ＷＲが入力されている場合には、デー／ ／（ス（Ｄｏ
−ＤｌＢ ）よりの書き込みがなされＩＢＡＭＩにメ
モリされる。また、読み出し信号ＢＤが入力されるとＲ
ＡＭＩよりのデータがデータバス（ＤＡＴＡ ＢＵ８
）に読み出される。また。
９及び８を介してトランジスタ１ｏにベースバイアスが
与えられてトランジスタ１゜が導通する。トランジスタ
１ｏが導通することによってＲＡＭＩのＶＣＣ端子に約
＋５ｖの電圧が供給され、 ＲＡＭ Ｉ Ｆｉ動作可能
な状態となる。また、この電圧によってダイオード３０
カソードに電圧が印加され、電池２工９電流が流出する
のを防止する。このような状態において、書き込み信号
ＷＲが入力されている場合には、デー／ ／（ス（Ｄｏ
−ＤｌＢ ）よりの書き込みがなされＩＢＡＭＩにメ
モリされる。また、読み出し信号ＢＤが入力されるとＲ
ＡＭＩよりのデータがデータバス（ＤＡＴＡ ＢＵ８
）に読み出される。また。
停電等により交流電源が断たれると、＋５ｖ電源は急速
に０ボルトになるが、その過程でｖ３≧ｖ１の関係が成
立し、＝ンパレータフの出力端子はオープンし、トラン
ジスタ１０がオフになるのに入れ変って電池２工りダイ
オード３ｔ−介してＶｃｃ！子に電圧が供給される。同
時に。
に０ボルトになるが、その過程でｖ３≧ｖ１の関係が成
立し、＝ンパレータフの出力端子はオープンし、トラン
ジスタ１０がオフになるのに入れ変って電池２工りダイ
オード３ｔ−介してＶｃｃ！子に電圧が供給される。同
時に。
抵抗９ｔ−介してＯＥ１端子及びＯＰＵのリセット端子
にＨレベル電圧が印加され、書き込み及び読み出しが禁
止されるディスエイプル （ｄｉｓａｂｌｅ ）信号が入力され、メモリ内容が′
保存される。これによってＲＡＭＩは不揮発性メモリと
して機能する。
にＨレベル電圧が印加され、書き込み及び読み出しが禁
止されるディスエイプル （ｄｉｓａｂｌｅ ）信号が入力され、メモリ内容が′
保存される。これによってＲＡＭＩは不揮発性メモリと
して機能する。
しかし、従来のＲＡＭのバッテリバ、クア、プ回路にあ
りては％ＯＰＵのリセット信号とチャブイネーブル信号
とを共用する構成がとられているため、第２因のように
書き込み動作中に電源がオフになった場合、メモリ用電
源が電池に切換えられる際にイネーブル信号が出されて
メモリ内容が不定となる恐れがある。
りては％ＯＰＵのリセット信号とチャブイネーブル信号
とを共用する構成がとられているため、第２因のように
書き込み動作中に電源がオフになった場合、メモリ用電
源が電池に切換えられる際にイネーブル信号が出されて
メモリ内容が不定となる恐れがある。
（発明の目的および構成）
本発明は上記に鑑みてなされたものであり、書き込み中
に電源切換えが生じてもバ、クア。
に電源切換えが生じてもバ、クア。
プメモリの内容が確定されるようにするため。
チ、プディスエイブル信号と書き込み信号を同期させる
ようにし７２：ＲＡＭのバ、クア、プ回路ヲ提供するも
のである。
ようにし７２：ＲＡＭのバ、クア、プ回路ヲ提供するも
のである。
（実施例）
以下、本発明によるＲＡＭのバ、テリバックアップ回路
を詳細に説明する。
を詳細に説明する。
第３図は本発明の一実施例を示し、第１囚と同一の部分
は同一の引用数字で示したので重複する説明は省略する
が、入力端子がコンパレータ７の入力端子に逆極性で並
列接続されるコンパレータ１１と、＋５Ｖ電源とコンパ
レータ１１の出力端子の間に直列にして挿入される抵抗
１２及び１３と、該両抵抗の接続点と接地間に接続され
るコンデンサ１４と、コンデンサ１４の充電電圧をリセ
ット入力（ＲＩ１８ＩＮ ）とするクロック発生回路１
５（例えば、８２８４人）と。
は同一の引用数字で示したので重複する説明は省略する
が、入力端子がコンパレータ７の入力端子に逆極性で並
列接続されるコンパレータ１１と、＋５Ｖ電源とコンパ
レータ１１の出力端子の間に直列にして挿入される抵抗
１２及び１３と、該両抵抗の接続点と接地間に接続され
るコンデンサ１４と、コンデンサ１４の充電電圧をリセ
ット入力（ＲＩ１８ＩＮ ）とするクロック発生回路１
５（例えば、８２８４人）と。
リセット端子がクロック発生回路１５のリセ。
ト端子（ＲＦ１８ＨＴ ）に接続されて読み出し信号Ｒ
Ｄ、書き込み信号ＷＲを発生するほか周辺回路との組合
せで種々の処理及び制御を実行するＯＰＵ １６ （例
えば、８０８６）と、ＯＰＵ １６のＢＤｍ子及びＷＲ
端子に入力端子が接続されるＮＡＮＤゲート１７と、ゲ
ートｉｆの出力及びチップセレクト信号を入力とし出力
信号をＣＭ０８ＲＡＭ１のＯＢ、端子に印加するＮＡＮ
Ｄゲ−）１８’と、信号に下と信号γＩの論理積をとる
ＯＲゲート１９と、ＯＲゲート１９の出力信号をＴ端子
に入力し、コンパレータ７の出力信号り端子に入力する
と共に、Ｑ端子の出力電圧’ｉ ＲＡＭ １のＯＥＩ端
子に印加するＤ臘７す、プフロ、プ２０とを第１図に加
えた構成としたものである。
Ｄ、書き込み信号ＷＲを発生するほか周辺回路との組合
せで種々の処理及び制御を実行するＯＰＵ １６ （例
えば、８０８６）と、ＯＰＵ １６のＢＤｍ子及びＷＲ
端子に入力端子が接続されるＮＡＮＤゲート１７と、ゲ
ートｉｆの出力及びチップセレクト信号を入力とし出力
信号をＣＭ０８ＲＡＭ１のＯＢ、端子に印加するＮＡＮ
Ｄゲ−）１８’と、信号に下と信号γＩの論理積をとる
ＯＲゲート１９と、ＯＲゲート１９の出力信号をＴ端子
に入力し、コンパレータ７の出力信号り端子に入力する
と共に、Ｑ端子の出力電圧’ｉ ＲＡＭ １のＯＥＩ端
子に印加するＤ臘７す、プフロ、プ２０とを第１図に加
えた構成としたものである。
以上の構成において、その動作を第４図に基づいて説明
するに、電源立上り時には電池２の電圧が印加されてコ
ンパレータ７の出力電圧ｖＡはＨレベルにあるとともに
、：１ンパレ゛−夕１１の出力電圧ＶＢ８１ Ｌレベル
にある。電源（＋６Ｖ）が許容電圧（＋４８’Ｖ）に達
するとフンパレータ７の動作は反転し、ＲＡＭ １及び
ツリ、プフロップｉｏの電源端子にトランジスタ１０ｔ
−介しての＋５■電源が供給される。一方、４．８Ｖに
電源電圧が上昇した時点でコンパレータ１１よυの電圧
が生じ始め、抵抗１３とコンデンサ１４で決まる時定時
でコンデンサ１４に充電がなされ、クロック回路１５の
有する論理判定レベル電圧ｖｔｈに達した時点で、電源
の立上りに同調して出力されていたリセット出力がオフ
にされる。クロ、り回路１’５よシのリセット信号がオ
フにされると同時に、 ＯＰｏ １６から書き込み信号
ＷＲ又は読み出し信号ＲＤが出力される。
するに、電源立上り時には電池２の電圧が印加されてコ
ンパレータ７の出力電圧ｖＡはＨレベルにあるとともに
、：１ンパレ゛−夕１１の出力電圧ＶＢ８１ Ｌレベル
にある。電源（＋６Ｖ）が許容電圧（＋４８’Ｖ）に達
するとフンパレータ７の動作は反転し、ＲＡＭ １及び
ツリ、プフロップｉｏの電源端子にトランジスタ１０ｔ
−介しての＋５■電源が供給される。一方、４．８Ｖに
電源電圧が上昇した時点でコンパレータ１１よυの電圧
が生じ始め、抵抗１３とコンデンサ１４で決まる時定時
でコンデンサ１４に充電がなされ、クロック回路１５の
有する論理判定レベル電圧ｖｔｈに達した時点で、電源
の立上りに同調して出力されていたリセット出力がオフ
にされる。クロ、り回路１’５よシのリセット信号がオ
フにされると同時に、 ＯＰｏ １６から書き込み信号
ＷＲ又は読み出し信号ＲＤが出力される。
ＲＤ又はＷＲ倍信号よってＮＡＮＤ機能を有するＯＲゲ
ート１９よりＨレベル電圧が発生し、フリップフロップ
２０のＱ端子出力電圧はＬレベルとなり、チップイネー
ブル信号がＲＡＭＩのこの出力信号は更にＮＡＮＤ回路
１８でＲＡＭｔ。
ート１９よりＨレベル電圧が発生し、フリップフロップ
２０のＱ端子出力電圧はＬレベルとなり、チップイネー
ブル信号がＲＡＭＩのこの出力信号は更にＮＡＮＤ回路
１８でＲＡＭｔ。
プセレクト信号との論理がとられ、他のメモリチップと
の使用切換えがなされる。
の使用切換えがなされる。
一方、電源電圧の立下り時には、４．８Ｖに低下した時
点でコンパレータ７の出力がオーブンして・トランジス
タｌＯがオフとなり、電池２よｐ ＲＡＭ １及びフリ
ップ７０ツブ２０に電源供給がなされる。また、コンパ
レータ１１の出力電圧が低下し、コン゛デンサ１４の電
圧がｖｔｈに違した時点でクロ、り回路１５よりリセッ
ト信号が出力され、 ＯＰＵ １６よりのＲＤ及びＷＲ
倍信号出力されなくなる」これらの信号が出力されなく
なることによりで、コンパレータ７の出力反転からΔｔ
だけ遅れてフリップ７０ツブ２０のＱ端子出力のレベル
が反転し、Ｈレベルとなり、チップディスエイプル信号
ＯＥがＯＲ，端子に印加される。
点でコンパレータ７の出力がオーブンして・トランジス
タｌＯがオフとなり、電池２よｐ ＲＡＭ １及びフリ
ップ７０ツブ２０に電源供給がなされる。また、コンパ
レータ１１の出力電圧が低下し、コン゛デンサ１４の電
圧がｖｔｈに違した時点でクロ、り回路１５よりリセッ
ト信号が出力され、 ＯＰＵ １６よりのＲＤ及びＷＲ
倍信号出力されなくなる」これらの信号が出力されなく
なることによりで、コンパレータ７の出力反転からΔｔ
だけ遅れてフリップ７０ツブ２０のＱ端子出力のレベル
が反転し、Ｈレベルとなり、チップディスエイプル信号
ＯＥがＯＲ，端子に印加される。
チップディスエイプル信号ＯＢが書き込み中に発生した
場金のタイムチャートが第５図であり、電源の切換えが
コンパレータ７によって検知されても、４＃き込み信号
ＷＲが消失するまでディスエイプル信号ＯＥはクリップ
７ｏｙプ２０よシ出力されず、Ｏｎ信号が出力されるま
で書きやみ動作が実行される・ なお、本発明が達成されるためには、第４図に示すΔを
時間内にＴＬＤ又はＷＢ信号が生成される必要がある。
場金のタイムチャートが第５図であり、電源の切換えが
コンパレータ７によって検知されても、４＃き込み信号
ＷＲが消失するまでディスエイプル信号ＯＥはクリップ
７ｏｙプ２０よシ出力されず、Ｏｎ信号が出力されるま
で書きやみ動作が実行される・ なお、本発明が達成されるためには、第４図に示すΔを
時間内にＴＬＤ又はＷＢ信号が生成される必要がある。
さもなければ、 Ｂ＋ＡＭ １のＯＥＩ端子にＨレベル
電圧が印加されなくなシ、ディスエイプル信号ＯＥが与
えられなくなる。
電圧が印加されなくなシ、ディスエイプル信号ＯＥが与
えられなくなる。
従って、Ｙ子信号が発生する間隔よりも十分に余裕をみ
て、Δｔの時定数（抵抗１３の値几とコンデンサ１４の
値０との積）を決定する必要がある。
て、Δｔの時定数（抵抗１３の値几とコンデンサ１４の
値０との積）を決定する必要がある。
以上の説明においてはＳＯＭＯ８ＲＡＭｔ−例にしたが
、バッテリバックアップが可能な揮発性メモリのすべて
に適用可能である。
、バッテリバックアップが可能な揮発性メモリのすべて
に適用可能である。
（発明の効果）
以上説明したように本発明のＲＡＭのバッテリバックア
ップ回路によ九ば、チップディスエイプル信号と書き込
み信号とを同期させるようにしたため、データが正確に
記憶されたのちにチップディスエイプル信号が入力され
、ＲＡＭに記憶される内容が不確定になるのを防止する
ことができる。
ップ回路によ九ば、チップディスエイプル信号と書き込
み信号とを同期させるようにしたため、データが正確に
記憶されたのちにチップディスエイプル信号が入力され
、ＲＡＭに記憶される内容が不確定になるのを防止する
ことができる。
第１図は、従来のＲＡＭのバ、テリバ、クアツプ回路の
回路図、第２図は従来の電源切換時のＲＡＭ関係タイム
チャート、第３図は本発明の−実施例を示す回路図、第
４囚セ第３図の実施例の各部動作タイムチャート、第６
図は本発明の電源切換時の鳩関係タイムチャート。 符号の説明 ｌ・・・ＯＭ０８ ＲＡＭ、２・・・電池、 ３・・・
ダイオード、４，５，８，９．１２，１３・・・抵抗、
６・・・基準を源、 ７．１１・・・コンパレータ、１
０・・・トランジスタ、１４・・・コンデンサ、１５・
・・クロック回路、 １６・・・ＯＰＵ 。 １７．１８・・・ＮＡＮＤ回路、１９・・・ＯＢ回路。 ２０・・・フリップフロップ。 第１図 第２図 第５図 第３図 ・１
回路図、第２図は従来の電源切換時のＲＡＭ関係タイム
チャート、第３図は本発明の−実施例を示す回路図、第
４囚セ第３図の実施例の各部動作タイムチャート、第６
図は本発明の電源切換時の鳩関係タイムチャート。 符号の説明 ｌ・・・ＯＭ０８ ＲＡＭ、２・・・電池、 ３・・・
ダイオード、４，５，８，９．１２，１３・・・抵抗、
６・・・基準を源、 ７．１１・・・コンパレータ、１
０・・・トランジスタ、１４・・・コンデンサ、１５・
・・クロック回路、 １６・・・ＯＰＵ 。 １７．１８・・・ＮＡＮＤ回路、１９・・・ＯＢ回路。 ２０・・・フリップフロップ。 第１図 第２図 第５図 第３図 ・１
Claims (1)
- 【特許請求の範囲】 主電源のオフ時にバッテリより電源を供給してバックア
ップすることによ、？ ＲＡＭ ’１２不揮発性メモリ
として機能させるＲＡＭのバッテリバックアップ回路を
備えたコンビ、−タシステムにおいて、 電源電圧が動作レベル以下になったことを検知する電源
電圧検知手段と、 電源電圧が動作不能鰍ネル以下になりたときにリセット
信号を発生するリセット信号発生手段と、 該手段によるリセット信号のオフ時にＯＰＵよシ出力さ
れる書き込み信号及び読み出し信号、ならびに前記電源
電圧検知手段の出力電圧に基づ−て書き込み信号に同期
したチ′ツブディスエイプル信号を前記ＲＡＭに印加す
る論理回路とを設けたことを特徴とする鯛のバッテリバ
ックアップ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071493A JPS60215227A (ja) | 1984-04-10 | 1984-04-10 | Ｒａｍのバツテリバツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071493A JPS60215227A (ja) | 1984-04-10 | 1984-04-10 | Ｒａｍのバツテリバツクアツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60215227A true JPS60215227A (ja) | 1985-10-28 |
Family
ID=13462239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071493A Pending JPS60215227A (ja) | 1984-04-10 | 1984-04-10 | Ｒａｍのバツテリバツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127017U (ja) * | 1988-02-22 | 1989-08-30 | ||
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
-
1984
- 1984-04-10 JP JP59071493A patent/JPS60215227A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127017U (ja) * | 1988-02-22 | 1989-08-30 | ||
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
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