JP3000824B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
- Publication number
- JP3000824B2 JP3000824B2 JP5163329A JP16332993A JP3000824B2 JP 3000824 B2 JP3000824 B2 JP 3000824B2 JP 5163329 A JP5163329 A JP 5163329A JP 16332993 A JP16332993 A JP 16332993A JP 3000824 B2 JP3000824 B2 JP 3000824B2
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- JP
- Japan
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- voltage
- power supply
- circuit
- backup power
- electrode
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- Control Of Voltage And Current In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は主電源にて常時充電され
ているバックアップ電源における電圧検出回路に係り、
特にメモリ等の回路に使用されるバックアップ電源の電
流を消費せずに電圧を検出する電圧検出回路に関するも
のである。
ているバックアップ電源における電圧検出回路に係り、
特にメモリ等の回路に使用されるバックアップ電源の電
流を消費せずに電圧を検出する電圧検出回路に関するも
のである。
【０００２】
【従来の技術】従来、この種の電圧検出回路における特
にバックアップ電源電圧検出回路は図３に示すように、
電源を投入したとき、バックアップ電源への充電を遅ら
せ、その間にコンデンサの電圧を判定する電圧検出回路
が設けられている。従来のバックアップ電圧検出回路の
一例が、例えば、特開昭５９−１２２１２２号公報に記
載されている。この公報に記載されたバックアップ電圧
検出回路は、図３に示すような抵抗２４とコンデンサ２
３の時定数で遅延時間を作り出していたのでは、メイン
電源２７のオフ時に、コンデンサ２３の電荷を放電して
おかなければつぎにメイン電源２７をオンしたときに遅
延が十分に行われないという不都合があった。この図３
において、２１はバックアップ電源２２によりバックア
ップされる回路、２５はダイオード、２６はスイッチで
ある。
にバックアップ電源電圧検出回路は図３に示すように、
電源を投入したとき、バックアップ電源への充電を遅ら
せ、その間にコンデンサの電圧を判定する電圧検出回路
が設けられている。従来のバックアップ電圧検出回路の
一例が、例えば、特開昭５９−１２２１２２号公報に記
載されている。この公報に記載されたバックアップ電圧
検出回路は、図３に示すような抵抗２４とコンデンサ２
３の時定数で遅延時間を作り出していたのでは、メイン
電源２７のオフ時に、コンデンサ２３の電荷を放電して
おかなければつぎにメイン電源２７をオンしたときに遅
延が十分に行われないという不都合があった。この図３
において、２１はバックアップ電源２２によりバックア
ップされる回路、２５はダイオード、２６はスイッチで
ある。
【０００３】このため、図４に示すように、バックアッ
プ電圧検出のための充電開始遅延時間をディジタル的に
得て集積回路化に適したバックアップ電圧検出回路で、
電源投入からバックアップ電源への充電開始までの時間
をクロックパルスを計数することにより得るものであ
る。この図４は集積回路２８として構成されており、低
電位側電源回路をＶSS1 ，ＶSS2 の２つに分けられ、電
源オフ時にはＶSS2 をバックアップしている。
プ電圧検出のための充電開始遅延時間をディジタル的に
得て集積回路化に適したバックアップ電圧検出回路で、
電源投入からバックアップ電源への充電開始までの時間
をクロックパルスを計数することにより得るものであ
る。この図４は集積回路２８として構成されており、低
電位側電源回路をＶSS1 ，ＶSS2 の２つに分けられ、電
源オフ時にはＶSS2 をバックアップしている。
【０００４】この図４において、電源スイッチ２９をオ
ンするとシステムリセット信号回路３０よりリセットパ
ルスを発生し、タイマ回路３１、ラッチ回路３６を特定
の状態に設定する。ここで、ＭＯＳスイッチ回路３２は
タイマ回路３１の出力で制御されてオフ状態であるの
で、電源保持用のコンデンサ３３への充電は禁止されて
いる。また、基準電圧回路３４の電圧はコンデンサ３３
でバックアップされる回路３７が論理情報を保持できる
最低の電圧に設定してあり、もし、コンデンサ３３の電
圧つまりＶSS2 の電圧と基準電圧回路３４の電圧ＶREF
の関係がＶSS2 ＞ＶRE F であればＭＯＳ入力コンパレー
タ３５の出力は「Ｈ」レベルとなり、バックアップされ
る回路３７の論理情報の保持は不良であることを判定す
る。この結果はラッチ回路３６に記憶される。
ンするとシステムリセット信号回路３０よりリセットパ
ルスを発生し、タイマ回路３１、ラッチ回路３６を特定
の状態に設定する。ここで、ＭＯＳスイッチ回路３２は
タイマ回路３１の出力で制御されてオフ状態であるの
で、電源保持用のコンデンサ３３への充電は禁止されて
いる。また、基準電圧回路３４の電圧はコンデンサ３３
でバックアップされる回路３７が論理情報を保持できる
最低の電圧に設定してあり、もし、コンデンサ３３の電
圧つまりＶSS2 の電圧と基準電圧回路３４の電圧ＶREF
の関係がＶSS2 ＞ＶRE F であればＭＯＳ入力コンパレー
タ３５の出力は「Ｈ」レベルとなり、バックアップされ
る回路３７の論理情報の保持は不良であることを判定す
る。この結果はラッチ回路３６に記憶される。
【０００５】つぎに、タイマ回路３１が発振回路３８の
発振パルスを計数し、一定の時間を検出すると、タイマ
回路３１の出力は「Ｈ」レベルとなり、ＭＯＳスイッチ
回路３２がオンしてコンデンサ３３への充電を始める。
このため、ＶSS2 ＜ＶREF となりＭＯＳ入力コンパレー
タ３５の出力は「Ｌ」レベルとなるが、ラッチ回路３６
の出力は「Ｈ」レベルに保持されている。この図４にお
いて、３９はダイオード、４０はメイン電源、４１〜４
５は外部端子である。
発振パルスを計数し、一定の時間を検出すると、タイマ
回路３１の出力は「Ｈ」レベルとなり、ＭＯＳスイッチ
回路３２がオンしてコンデンサ３３への充電を始める。
このため、ＶSS2 ＜ＶREF となりＭＯＳ入力コンパレー
タ３５の出力は「Ｌ」レベルとなるが、ラッチ回路３６
の出力は「Ｈ」レベルに保持されている。この図４にお
いて、３９はダイオード、４０はメイン電源、４１〜４
５は外部端子である。
【０００６】
【発明が解決しようとする課題】この従来のバックアッ
プ電圧検出回路では、メイン電源投入時に、バックアッ
プ電源への充電開始までの遅延時間が必要で、その後に
電圧検出をしなければならないという問題があった。ま
た、従来のものはバックアップ電源の充電時間を遅らせ
るため、バックアップ電源への充電回路に抵抗またはス
イッチ回路が必要となり充電電圧の損失があるという問
題があった。
プ電圧検出回路では、メイン電源投入時に、バックアッ
プ電源への充電開始までの遅延時間が必要で、その後に
電圧検出をしなければならないという問題があった。ま
た、従来のものはバックアップ電源の充電時間を遅らせ
るため、バックアップ電源への充電回路に抵抗またはス
イッチ回路が必要となり充電電圧の損失があるという問
題があった。
【０００７】本発明はかかる問題を解決するためになさ
れたもので、バックアップ電源などからの電流を消費せ
ずに電圧が検出でき、これによりメイン電源を投入した
ときにバックアップされているメモリ等のデータ破壊の
有無も検出できる電圧検出回路を得ることを目的とす
る。
れたもので、バックアップ電源などからの電流を消費せ
ずに電圧が検出でき、これによりメイン電源を投入した
ときにバックアップされているメモリ等のデータ破壊の
有無も検出できる電圧検出回路を得ることを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の電圧検出回路
は、主電源にて常時充電されているバックアップ電源の
電圧を検出する電圧検出回路において、主電源とバック
アップされる回路とを接続する配線に第１の電極が接続
されかつグランドに第２の電極が接続されたバックアッ
プ電源と、このバックアップ電源の第１の電極に一方の
電極が接続されたコンデンサと、このコンデンサの他方
の電極とグランドとの間に直列接続された可変抵抗器
と、所定のスレショルド電圧値を有し、上記可変抵抗器
の両端電圧が上記スレショルド電圧値以下となると第１
のレベルの電圧検出信号を出力し、上記可変抵抗器の両
端電圧が上記スレショルド電圧値を超えると第２のレベ
ルの電圧電圧検出信号を出力するＣＭＯＳインバータと
を備え、上記主電源が投入される直前の上記バックアッ
プ電源の電圧を上記可変抵抗器の両端の電圧によって知
るようにしたものである。
は、主電源にて常時充電されているバックアップ電源の
電圧を検出する電圧検出回路において、主電源とバック
アップされる回路とを接続する配線に第１の電極が接続
されかつグランドに第２の電極が接続されたバックアッ
プ電源と、このバックアップ電源の第１の電極に一方の
電極が接続されたコンデンサと、このコンデンサの他方
の電極とグランドとの間に直列接続された可変抵抗器
と、所定のスレショルド電圧値を有し、上記可変抵抗器
の両端電圧が上記スレショルド電圧値以下となると第１
のレベルの電圧検出信号を出力し、上記可変抵抗器の両
端電圧が上記スレショルド電圧値を超えると第２のレベ
ルの電圧電圧検出信号を出力するＣＭＯＳインバータと
を備え、上記主電源が投入される直前の上記バックアッ
プ電源の電圧を上記可変抵抗器の両端の電圧によって知
るようにしたものである。
【０００９】
【作用】本発明においては、メイン電源が立ち上がった
ときに時定数で遅延時間を調整し、主電源が投入された
ときバックアップ電源を直ちに充電し、抵抗の両端の電
圧を検出することにより主電源が投入される直前のバッ
クアップ電源の電圧を知るようにする。
ときに時定数で遅延時間を調整し、主電源が投入された
ときバックアップ電源を直ちに充電し、抵抗の両端の電
圧を検出することにより主電源が投入される直前のバッ
クアップ電源の電圧を知るようにする。
【００１０】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明による電圧検出回路の一実施例を示す
ブロック図である。この図１において、１はメイン電
源、２はこのメイン電源１に直列接続されたダイオー
ド、３はこのダイオード２のカソード側と接地間に接続
されたバックアップ電源、４はこのバックアップ電源３
によりバックアップされる回路である。
る。図１は本発明による電圧検出回路の一実施例を示す
ブロック図である。この図１において、１はメイン電
源、２はこのメイン電源１に直列接続されたダイオー
ド、３はこのダイオード２のカソード側と接地間に接続
されたバックアップ電源、４はこのバックアップ電源３
によりバックアップされる回路である。
【００１１】５および６はバックアップ電源３の両極間
に直列接続されたコンデンサおよび抵抗器（可変抵抗
器）、７はスレショルド電圧の特性で電圧を判定するＣ
ＭＯＳインバータで、このＣＭＯＳインバータ７により
主電源が投入される直前のバックアップ電源の電圧を抵
抗器６の両端の電圧にて知ることができるように構成さ
れている。８はＣＭＯＳインバータ７の出力を入力とす
る検出信号受信回路、９は本発明による電圧検出回路で
ある。
に直列接続されたコンデンサおよび抵抗器（可変抵抗
器）、７はスレショルド電圧の特性で電圧を判定するＣ
ＭＯＳインバータで、このＣＭＯＳインバータ７により
主電源が投入される直前のバックアップ電源の電圧を抵
抗器６の両端の電圧にて知ることができるように構成さ
れている。８はＣＭＯＳインバータ７の出力を入力とす
る検出信号受信回路、９は本発明による電圧検出回路で
ある。
【００１２】図２は図１における各部分の動作波形およ
びタイムチャートである。この図２において図１と同一
符号のものは相当部分を示し、（イ）は２．５Ｖのイン
バータのスレショルド電圧を示し、（ロ）は２Ｖのバッ
クアップ可能な電圧、（ハ）は２．５Ｖのインバータの
スレショルド電圧、（ニ）は２Ｖのバックアップ可能な
電圧を示す。
びタイムチャートである。この図２において図１と同一
符号のものは相当部分を示し、（イ）は２．５Ｖのイン
バータのスレショルド電圧を示し、（ロ）は２Ｖのバッ
クアップ可能な電圧、（ハ）は２．５Ｖのインバータの
スレショルド電圧、（ニ）は２Ｖのバックアップ可能な
電圧を示す。
【００１３】つぎに図１に示す実施例の動作を図２を参
照して説明する。図２はメイン電源１が停電などの原因
で電圧が供給できなくなり、バックアップ電源に切り替
わったときの状態で、（ａ）は供給されている電圧がバ
ックアップ可能な電圧２Ｖ以下に低下した場合であり、
（ｂ）は供給されている電圧が２Ｖ以上ある場合であ
る。
照して説明する。図２はメイン電源１が停電などの原因
で電圧が供給できなくなり、バックアップ電源に切り替
わったときの状態で、（ａ）は供給されている電圧がバ
ックアップ可能な電圧２Ｖ以下に低下した場合であり、
（ｂ）は供給されている電圧が２Ｖ以上ある場合であ
る。
【００１４】まず、図２（ａ）の状態を説明する。バッ
クアップ電源３の電圧が１．５Ｖまで低下したときにメ
イン電源１の電圧５Ｖが投入されるとコンデンサ５は充
電を開始し、また、ＣＭＯＳインバータ７が動作しＣ点
のパルスは「Ｈ」レベル状態になる。このとき、バック
アップされる回路４には即座に５Ｖが供給される。そし
て、コンデンサ５はメイン電源１が投入された時のバッ
クアップ電源電圧値１．５Ｖをメイン電源１の電圧５Ｖ
から引いた値、すなわち、３．５Ｖまで充電される。そ
の後、徐々に放電する。このときの状態がＡ点の波形で
ある。さらに、Ａ点の電圧を可変抵抗器６により分圧さ
れた値がＢ点の波形となる。このＢ点の波形がＣＭＯＳ
インバータ７のスレショルド電圧２．５Ｖ（イ）を越え
たときＣＭＯＳインバータ７が動作してＣ点のパルスが
「Ｌ」レベルになり、放電によりスレショルド電圧値よ
り低下したとき再び「Ｈ」レベルとなる。このＣ点のパ
ルスが電圧検出信号となる。
クアップ電源３の電圧が１．５Ｖまで低下したときにメ
イン電源１の電圧５Ｖが投入されるとコンデンサ５は充
電を開始し、また、ＣＭＯＳインバータ７が動作しＣ点
のパルスは「Ｈ」レベル状態になる。このとき、バック
アップされる回路４には即座に５Ｖが供給される。そし
て、コンデンサ５はメイン電源１が投入された時のバッ
クアップ電源電圧値１．５Ｖをメイン電源１の電圧５Ｖ
から引いた値、すなわち、３．５Ｖまで充電される。そ
の後、徐々に放電する。このときの状態がＡ点の波形で
ある。さらに、Ａ点の電圧を可変抵抗器６により分圧さ
れた値がＢ点の波形となる。このＢ点の波形がＣＭＯＳ
インバータ７のスレショルド電圧２．５Ｖ（イ）を越え
たときＣＭＯＳインバータ７が動作してＣ点のパルスが
「Ｌ」レベルになり、放電によりスレショルド電圧値よ
り低下したとき再び「Ｈ」レベルとなる。このＣ点のパ
ルスが電圧検出信号となる。
【００１５】つぎに、図２（ｂ）を説明する。メイン電
源１の電源投入時のバックアップ電源電圧が２．２Ｖあ
り、コンデンサ５にはメイン電源電圧５Ｖから２．２Ｖ
を引いた値まで充電し、その後、放電する。これがＡ点
の波形となり、Ｂ点は可変抵抗器６により分圧されＢ点
の波形が得られる。このときＢ点の波形はＣＭＯＳイン
バータ７のスレショルド電圧に達しないためＣ点のパル
スは「Ｈ」レベルの状態を保持する。以上の動作により
バックアップ電源電圧の検出を行っている。また、この
図１に示す回路は、メイン電源投入時以外、抵抗器（可
変抵抗器）６に電流が流れないため、バックアップ電源
使用時にバックアップ電源の電流を消費することはな
い。
源１の電源投入時のバックアップ電源電圧が２．２Ｖあ
り、コンデンサ５にはメイン電源電圧５Ｖから２．２Ｖ
を引いた値まで充電し、その後、放電する。これがＡ点
の波形となり、Ｂ点は可変抵抗器６により分圧されＢ点
の波形が得られる。このときＢ点の波形はＣＭＯＳイン
バータ７のスレショルド電圧に達しないためＣ点のパル
スは「Ｈ」レベルの状態を保持する。以上の動作により
バックアップ電源電圧の検出を行っている。また、この
図１に示す回路は、メイン電源投入時以外、抵抗器（可
変抵抗器）６に電流が流れないため、バックアップ電源
使用時にバックアップ電源の電流を消費することはな
い。
【００１６】
【発明の効果】以上説明したように本発明は、メイン電
源が立ち上がったときに時定数で遅延時間を調整し、主
電源が投入されたときバックアップ電源を直ちに充電
し、抵抗の両端の電圧を検出することにより主電源が投
入される直前のバックアップ電源の電圧を知るようにし
たので、バックアップ電源などからの電流を消費せずに
電圧が検出でき、これによりメイン電源を投入したとき
にバックアップされているメモリ等のデータ破壊の有無
も検出できるという効果を有する。
源が立ち上がったときに時定数で遅延時間を調整し、主
電源が投入されたときバックアップ電源を直ちに充電
し、抵抗の両端の電圧を検出することにより主電源が投
入される直前のバックアップ電源の電圧を知るようにし
たので、バックアップ電源などからの電流を消費せずに
電圧が検出でき、これによりメイン電源を投入したとき
にバックアップされているメモリ等のデータ破壊の有無
も検出できるという効果を有する。
【図１】本発明による電圧検出回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図２における各部分の動作波形およびタイムチ
ャートである。
ャートである。
【図３】従来のバックアップ電圧検出回路の一例を示す
ブロック図である。
ブロック図である。
【図４】従来の例を集積回路で構成したブロック図であ
る。
る。
３ バックアップ電源 ４ バックアップされる回路 ５ コンデンサ ６ 可変抵抗器（抵抗器） ７ ＣＭＯＳインバータ
Claims (1)
- 【請求項１】 主電源にて常時充電されているバックア
ップ電源の電圧を検出する電圧検出回路において、主電源とバックアップされる回路とを接続する配線に第
１の電極が接続されかつグランドに第２の電極が接続さ
れたバックアップ電源と、 このバックアップ電源の第１の電極に一方の電極が接続
されたコンデンサと、 このコンデンサの他方の電極とグランドとの間に直列接
続された 可変抵抗器と所定のスレショルド電圧値を有
し、前記可変抵抗器の両端電圧が前記スレショルド電圧
値以下となると第１のレベルの電圧検出信号を出力し、
前記可変抵抗器の両端電圧が前記スレショルド電圧値を
超えると第２のレベルの電圧検出信号を出力するＣＭＯ
Ｓインバータとを備え、前記主電源が投入される直前の前記バックアップ電源の
電圧を前記可変抵抗器の両端の電圧によって知るように
した ことを特徴とする電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163329A JP3000824B2 (ja) | 1993-06-08 | 1993-06-08 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163329A JP3000824B2 (ja) | 1993-06-08 | 1993-06-08 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06351176A JPH06351176A (ja) | 1994-12-22 |
| JP3000824B2 true JP3000824B2 (ja) | 2000-01-17 |
Family
ID=15771789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163329A Expired - Lifetime JP3000824B2 (ja) | 1993-06-08 | 1993-06-08 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000824B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838432Y2 (ja) * | 1980-02-25 | 1983-08-31 | タケダ理研工業株式会社 | メモリ用電源装置 |
| JPH03148718A (ja) * | 1989-11-06 | 1991-06-25 | Hitachi Ltd | バツクアツプ用バツテリ電圧異常検出方法 |
-
1993
- 1993-06-08 JP JP5163329A patent/JP3000824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06351176A (ja) | 1994-12-22 |
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