JP2575458Y2 - メモリのリセット回路 - Google Patents
メモリのリセット回路Info
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- JP2575458Y2 JP2575458Y2 JP1992038622U JP3862292U JP2575458Y2 JP 2575458 Y2 JP2575458 Y2 JP 2575458Y2 JP 1992038622 U JP1992038622 U JP 1992038622U JP 3862292 U JP3862292 U JP 3862292U JP 2575458 Y2 JP2575458 Y2 JP 2575458Y2
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Description
【０００１】
【産業上の利用分野】本考案はフリップフロップからな
るメモリのリセット回路に関する。
るメモリのリセット回路に関する。
【０００２】
【従来の技術】従来の、この種メモリのリセット回路は
図４（ａ）、（ｂ）および（ｃ）に示す如く構成されて
いた。図４においてはメモリを１つのＴフリップフロッ
プ１によって示してある。図４（ａ）の回路は抵抗２と
コンデンサ３の直列回路にＴフリップフロップ１への電
源電圧ＶDDを印加するとともにＴフリップフロップ１の
リッセット端子に印加して、コンデンサ３の電圧をバッ
クアップ電圧として印加するように構成すると共に、コ
ンデンサ３の電圧の低下によってリセットするように構
成してある。
図４（ａ）、（ｂ）および（ｃ）に示す如く構成されて
いた。図４においてはメモリを１つのＴフリップフロッ
プ１によって示してある。図４（ａ）の回路は抵抗２と
コンデンサ３の直列回路にＴフリップフロップ１への電
源電圧ＶDDを印加するとともにＴフリップフロップ１の
リッセット端子に印加して、コンデンサ３の電圧をバッ
クアップ電圧として印加するように構成すると共に、コ
ンデンサ３の電圧の低下によってリセットするように構
成してある。
【０００３】そこで図４（ｂ）に示すように、図４
（ａ）に示すバックアップ電圧をリセット電圧とするこ
とを止め、抵抗２およびコンデンサ３に加えて、抵抗４
とコンデンサ５の直列回路にＴフリップフロップ１への
電源電圧ＶDDを印加すると共に、コンデンサ５の電圧を
リセット電圧としてＴフリップフロップ１のリセット端
子に印加して、コンデンサ３の電圧をバックアップ電圧
とし、コンデンサ５の電圧よってリセットするようにす
ると、リセットが掛かったときにはＱ出力がＬに定まる
ようになる。
（ａ）に示すバックアップ電圧をリセット電圧とするこ
とを止め、抵抗２およびコンデンサ３に加えて、抵抗４
とコンデンサ５の直列回路にＴフリップフロップ１への
電源電圧ＶDDを印加すると共に、コンデンサ５の電圧を
リセット電圧としてＴフリップフロップ１のリセット端
子に印加して、コンデンサ３の電圧をバックアップ電圧
とし、コンデンサ５の電圧よってリセットするようにす
ると、リセットが掛かったときにはＱ出力がＬに定まる
ようになる。
【０００４】さらにまた、図４（ｃ）に示すように、電
源電圧ＶDDを抵抗６と７とによって分圧し、電源電圧Ｖ
DDを抵抗８とツェナダイオード９とに印加してツェナ電
圧をリセット電圧として、リセット電圧設定を可能と
し、コンデンサ３の電圧をバックアップ電圧とし、差動
増幅器１０によって分圧回路による分圧電圧がリセット
電圧にまで低下したことを検出し、分圧回路による分圧
電圧がリセット電圧にまで低下したときリセットを掛け
るように構成したときは、保持可能なギリギリの電圧に
スレッシュホールド電圧を設定できる。
源電圧ＶDDを抵抗６と７とによって分圧し、電源電圧Ｖ
DDを抵抗８とツェナダイオード９とに印加してツェナ電
圧をリセット電圧として、リセット電圧設定を可能と
し、コンデンサ３の電圧をバックアップ電圧とし、差動
増幅器１０によって分圧回路による分圧電圧がリセット
電圧にまで低下したことを検出し、分圧回路による分圧
電圧がリセット電圧にまで低下したときリセットを掛け
るように構成したときは、保持可能なギリギリの電圧に
スレッシュホールド電圧を設定できる。
【０００５】
【考案が解決しようとする課題】しかし、上記した従来
のリセット回路において、図４（ａ）に示す回路による
ときは、バックアップ電圧が低下し、メモリの保持が困
難になった後、再び電源電圧が投入されるとメモリすな
わちＴフリップフロップ１のＱ出力は高電位（Ｈ）か低
電位（Ｌ）が定まらず、不定となってしまうという問題
点があった。
のリセット回路において、図４（ａ）に示す回路による
ときは、バックアップ電圧が低下し、メモリの保持が困
難になった後、再び電源電圧が投入されるとメモリすな
わちＴフリップフロップ１のＱ出力は高電位（Ｈ）か低
電位（Ｌ）が定まらず、不定となってしまうという問題
点があった。
【０００６】図４（ｂ）に示す回路によるときは、仮り
に電源電圧が印加されているときの電源電圧ＶDDを５Ｖ
とし、Ｔフリップフロップ１のスレッシュホールド電圧
をＶDD／２とすると、電源電圧ＶDDが低下してＶDDが
２．５Ｖ以下になるとリセットされ、記憶内容の保持が
まだ充分に可能であるにもかかわらずリセットされてし
まうという問題点があった。
に電源電圧が印加されているときの電源電圧ＶDDを５Ｖ
とし、Ｔフリップフロップ１のスレッシュホールド電圧
をＶDD／２とすると、電源電圧ＶDDが低下してＶDDが
２．５Ｖ以下になるとリセットされ、記憶内容の保持が
まだ充分に可能であるにもかかわらずリセットされてし
まうという問題点があった。
【０００７】図４（ｃ）に示す回路によるときは、保持
可能なギリギリの電圧にスレッシュホールド電圧を設定
することができるが、リセット回路に流れる電流によっ
てバックアップ電圧の電圧降下が早められてしまうため
に、メモリ内容を保持する時間が短くなってしまうとい
うという問題点があった。
可能なギリギリの電圧にスレッシュホールド電圧を設定
することができるが、リセット回路に流れる電流によっ
てバックアップ電圧の電圧降下が早められてしまうため
に、メモリ内容を保持する時間が短くなってしまうとい
うという問題点があった。
【０００８】本考案は、簡単な構成で、バックアップ不
能となる直前の電圧までバックアップ電圧が低下したと
きにはリセットが掛かり、かつ出力の状態を特定するこ
とができ、さらにバックアップ時間も確保できるメモリ
のリセット回路を提供することを目的とする。
能となる直前の電圧までバックアップ電圧が低下したと
きにはリセットが掛かり、かつ出力の状態を特定するこ
とができ、さらにバックアップ時間も確保できるメモリ
のリセット回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本考案のメモリのリセッ
ト回路は、フリップフロップからなるメモリのリセット
回路であって、抵抗とコンデンサとの直列回路と、互い
に直列接続され、かつ前記抵抗に並列接続される１以上
のダイオードとを備え、前記直列回路にフリップフロッ
プへの電源電圧が印加され、かつ前記コンデンサの電圧
がフリップフロップのリセット端子に印加されると共
に、前記１以上のダイオードのカソードが前記抵抗とコ
ンデンサとの共通接続点に接続され、かつ前記コンデン
サの電圧が前記抵抗を介して前記メモリのバックアップ
電圧として印加されることを特徴とする。
ト回路は、フリップフロップからなるメモリのリセット
回路であって、抵抗とコンデンサとの直列回路と、互い
に直列接続され、かつ前記抵抗に並列接続される１以上
のダイオードとを備え、前記直列回路にフリップフロッ
プへの電源電圧が印加され、かつ前記コンデンサの電圧
がフリップフロップのリセット端子に印加されると共
に、前記１以上のダイオードのカソードが前記抵抗とコ
ンデンサとの共通接続点に接続され、かつ前記コンデン
サの電圧が前記抵抗を介して前記メモリのバックアップ
電圧として印加されることを特徴とする。
【００１０】
【作用】本考案のメモリのリセット回路によれば、コン
デンサの電圧がリセット電圧としてフリップフロップの
リセット端子に印加される。電源電圧が遮断されたとき
からコンデンサの電圧が抵抗を介してバックアップ電圧
としてメモリに印加される。このバックアップ電圧は順
次低下し、この低下に基づいてリセット電圧も低下して
いく。また、バックアップ電圧がダイオードの順方向電
圧よりも低下するとリセットが掛かる。
デンサの電圧がリセット電圧としてフリップフロップの
リセット端子に印加される。電源電圧が遮断されたとき
からコンデンサの電圧が抵抗を介してバックアップ電圧
としてメモリに印加される。このバックアップ電圧は順
次低下し、この低下に基づいてリセット電圧も低下して
いく。また、バックアップ電圧がダイオードの順方向電
圧よりも低下するとリセットが掛かる。
【００１１】バックアップ電圧がダイオードの順方向電
圧よりも低下する前の状態において電源が再投入される
と電源電圧ＶDDは増加していく。この増加にともなうリ
セット端子の電圧の増加は抵抗とコンデンサによる時定
数のために遅れ、リセット端子の電圧はスレッシュホー
ルド電圧より低下し、リセットが掛かる。その後、ダイ
オードはオン状態になって、リセット端子の電圧の増加
は電源電圧ＶDDよりもダイオードの順方向電圧分だけ低
い値を保持して増加していく。この増加の途上において
スレッシュホルード電圧よりリセット端子の電圧が高く
なって、リセットが解除される。
圧よりも低下する前の状態において電源が再投入される
と電源電圧ＶDDは増加していく。この増加にともなうリ
セット端子の電圧の増加は抵抗とコンデンサによる時定
数のために遅れ、リセット端子の電圧はスレッシュホー
ルド電圧より低下し、リセットが掛かる。その後、ダイ
オードはオン状態になって、リセット端子の電圧の増加
は電源電圧ＶDDよりもダイオードの順方向電圧分だけ低
い値を保持して増加していく。この増加の途上において
スレッシュホルード電圧よりリセット端子の電圧が高く
なって、リセットが解除される。
【００１２】
【実施例】以下、本考案を実施例により説明する。図１
は本考案の一実施例の構成を示すブロック図である。本
実施例においてもメモリは１つのＴフリップフロップ１
によって示してある。
は本考案の一実施例の構成を示すブロック図である。本
実施例においてもメモリは１つのＴフリップフロップ１
によって示してある。
【００１３】本考案の一実施例において、電源電圧はダ
イオード１１によって整流され図示しない平滑回路によ
って平滑化された電源電圧ＶDDがＴフリップフロップ１
に電源電圧として印加される。一方、直列接続した抵抗
１２とコンデンサ１３との直列回路と、抵抗１２に並列
接続したダイオード１４とによってリセット回路を構成
し、電源電圧ＶDDを抵抗１２とコンデンサ１３との直列
回路に印加し、コンデンサ１３の電圧をＴリップフロッ
プ１のリセット端子（以下単に、リセット端子と記す）
に印加してある。
イオード１１によって整流され図示しない平滑回路によ
って平滑化された電源電圧ＶDDがＴフリップフロップ１
に電源電圧として印加される。一方、直列接続した抵抗
１２とコンデンサ１３との直列回路と、抵抗１２に並列
接続したダイオード１４とによってリセット回路を構成
し、電源電圧ＶDDを抵抗１２とコンデンサ１３との直列
回路に印加し、コンデンサ１３の電圧をＴリップフロッ
プ１のリセット端子（以下単に、リセット端子と記す）
に印加してある。
【００１４】上記のように構成した本実施例において、
電源がオンにされている状態においては、電源電圧ＶDD
がＴフリップフロップ１に印加され、コンデンサ１３は
電源電圧ＶDDに充電される。この状態における電源電圧
ＶDD（＝リセット端子電圧）、リセット端子のスレッシ
ュホールド電圧Ｖｔｈ（＝ＶDD／２）は、図２の範囲ａ
に示す如くである。ここで、例えば電源電圧ＶDD＝５Ｖ
すれば、コンデンサ１３も充分に充電されリセット端子
電圧も５Ｖであり、スレッシュホールド電圧Ｖｔｈは
２．５Ｖである。
電源がオンにされている状態においては、電源電圧ＶDD
がＴフリップフロップ１に印加され、コンデンサ１３は
電源電圧ＶDDに充電される。この状態における電源電圧
ＶDD（＝リセット端子電圧）、リセット端子のスレッシ
ュホールド電圧Ｖｔｈ（＝ＶDD／２）は、図２の範囲ａ
に示す如くである。ここで、例えば電源電圧ＶDD＝５Ｖ
すれば、コンデンサ１３も充分に充電されリセット端子
電圧も５Ｖであり、スレッシュホールド電圧Ｖｔｈは
２．５Ｖである。
【００１５】時刻ｔ0において電源がオフ状態になった
とすれば、時刻ｔ0の直後からコンデンサ１３の電圧に
よってバックアップされる。このバックアップ電圧は放
電によって少しづつ低下していく。この状態において流
れる電流は微小であるため、抵抗１２における電圧降下
はほとんどなく、抵抗１２の端子電圧が電源電圧ＶDDと
してＴフリップフロップ１に印加され、電源電圧ＶDDも
少しづつ低下していく。同時にリセット端子電圧も同様
に低下していく。また、スレッシュホールド電圧Ｖｔｈ
もＶDD／２であるため低下していく。この状態は図２の
範囲（ｂ）に示す如くである。
とすれば、時刻ｔ0の直後からコンデンサ１３の電圧に
よってバックアップされる。このバックアップ電圧は放
電によって少しづつ低下していく。この状態において流
れる電流は微小であるため、抵抗１２における電圧降下
はほとんどなく、抵抗１２の端子電圧が電源電圧ＶDDと
してＴフリップフロップ１に印加され、電源電圧ＶDDも
少しづつ低下していく。同時にリセット端子電圧も同様
に低下していく。また、スレッシュホールド電圧Ｖｔｈ
もＶDD／２であるため低下していく。この状態は図２の
範囲（ｂ）に示す如くである。
【００１６】電源オフの状態が長期間に及んで電源電圧
ＶDDが低下していっても図２の範囲（ｂ）に示すよう
に、電源電圧ＶDD、リセット端子電圧、スレッシュホー
ルド電圧Ｖｔｈの関係に変化はない。この低下に基づい
てリセット電圧も低下していく。この状態で、コンデン
サ１３の端子電圧がダイオードの順方向電圧よりも低下
するとリセットが掛かる。
ＶDDが低下していっても図２の範囲（ｂ）に示すよう
に、電源電圧ＶDD、リセット端子電圧、スレッシュホー
ルド電圧Ｖｔｈの関係に変化はない。この低下に基づい
てリセット電圧も低下していく。この状態で、コンデン
サ１３の端子電圧がダイオードの順方向電圧よりも低下
するとリセットが掛かる。
【００１７】バックアップ電圧がダイオードの順方向電
圧よりも低下する前の時刻ｔ1において電源が再投入さ
れると、電源オン時から電源電圧ＶDDおよびスレッシュ
ホールド電圧Ｖｔｈは増加していく。しかしリセット端
子電圧は抵抗１２とコンデンサ１３とによる時定数のた
めに増加速度は電源電圧ＶDDの増加速度より遅く、遅れ
て増加していく。
圧よりも低下する前の時刻ｔ1において電源が再投入さ
れると、電源オン時から電源電圧ＶDDおよびスレッシュ
ホールド電圧Ｖｔｈは増加していく。しかしリセット端
子電圧は抵抗１２とコンデンサ１３とによる時定数のた
めに増加速度は電源電圧ＶDDの増加速度より遅く、遅れ
て増加していく。
【００１８】したがって、図２において点αにおいてリ
セット端子電圧はスレッシュホールド電圧Ｖｔｈより低
下し、この点αに対応する時点においてリセットが掛か
る。しかしその後、ダイオード１４がオン状態になり、
（ＶDD−ダイオード１４の順方向電圧）でリセット端子
電圧は増加し、点βにおいてリセット端子電圧はスレッ
シュホールド電圧Ｖｔｈ以上となって、点βに対する時
点からリセットが解除される。この状態は図２の範囲ｃ
に示す如くである。
セット端子電圧はスレッシュホールド電圧Ｖｔｈより低
下し、この点αに対応する時点においてリセットが掛か
る。しかしその後、ダイオード１４がオン状態になり、
（ＶDD−ダイオード１４の順方向電圧）でリセット端子
電圧は増加し、点βにおいてリセット端子電圧はスレッ
シュホールド電圧Ｖｔｈ以上となって、点βに対する時
点からリセットが解除される。この状態は図２の範囲ｃ
に示す如くである。
【００１９】したがって、上記した実施例においてバッ
クアップ不能となるような電圧までバックアップ電圧が
低下したときリセットが掛かり、出力の状態を特定する
ことができる。しかも、バックアップ時間が充分に確保
でき、この間メモリの記憶内容を維持できることにな
る。
クアップ不能となるような電圧までバックアップ電圧が
低下したときリセットが掛かり、出力の状態を特定する
ことができる。しかも、バックアップ時間が充分に確保
でき、この間メモリの記憶内容を維持できることにな
る。
【００２０】図３は本実施例の変形例であって、前記一
実施例に抵抗２とコンデンサ３の直列回路を付加し、こ
の直列回路に電源電圧ＶDDを印加するように構成したも
のであって、図４（ｂ）に示した従来例にさらに、ダイ
オード１４を付加した構成である。本変形例においても
一実施例の場合と同様に作用し、本変形例において電源
電圧ＶDDがＶDD／２に低下したときにリセットが掛かる
ようなことはなくなる。
実施例に抵抗２とコンデンサ３の直列回路を付加し、こ
の直列回路に電源電圧ＶDDを印加するように構成したも
のであって、図４（ｂ）に示した従来例にさらに、ダイ
オード１４を付加した構成である。本変形例においても
一実施例の場合と同様に作用し、本変形例において電源
電圧ＶDDがＶDD／２に低下したときにリセットが掛かる
ようなことはなくなる。
【００２１】
【考案の効果】以上説明した如く本考案によれば、抵抗
とコンデンサとの直列回路と、互いに直列接続され、か
つ前記抵抗に並列接続される１以上のダイオードとを備
え、前記直列回路にフリップフロップへの電源電圧を印
加し、かつ前記コンデンサの電圧をフリップフロップの
リセット端子に印加すると共に、前記コンデンサの電圧
を前記抵抗を介して前記メモリのバックアップ電圧とし
て印加したため、バックアップ不能となるような電圧ま
でバックアップ電圧が低下したときリセットが掛かり、
出力の状態を特定することができるという効果がある。
とコンデンサとの直列回路と、互いに直列接続され、か
つ前記抵抗に並列接続される１以上のダイオードとを備
え、前記直列回路にフリップフロップへの電源電圧を印
加し、かつ前記コンデンサの電圧をフリップフロップの
リセット端子に印加すると共に、前記コンデンサの電圧
を前記抵抗を介して前記メモリのバックアップ電圧とし
て印加したため、バックアップ不能となるような電圧ま
でバックアップ電圧が低下したときリセットが掛かり、
出力の状態を特定することができるという効果がある。
【００２２】しかも、バックアップ時間が充分に確保で
き、この間メモリの記憶内容を維持できる効果がある。
また、このための構成も簡単である。
き、この間メモリの記憶内容を維持できる効果がある。
また、このための構成も簡単である。
【図１】本考案の一実施例の構成を示すブロック図であ
る。
る。
【図２】本考案の一実施例の作用の説明に供するタイミ
ング図である。
ング図である。
【図３】本考案の一実施例の変形例の構成を示すブロッ
ク図である。
ク図である。
【図４】従来例の構成を示すブロック図である。
１ Ｔフリップフロップ １２ 抵抗 １３ コンデンサ １４ ダイオード
Claims (1)
- 【請求項１】 フリップフロップからなるメモリのリセ
ット回路であって、抵抗とコンデンサとの直列回路と、
互いに直列接続され、かつ前記抵抗に並列接続される１
以上のダイオードとを備え、前記直列回路にフリップフ
ロップへの電源電圧が印加され、かつ前記コンデンサの
電圧がフリップフロップのリセット端子に印加されると
共に、前記１以上のダイオードのカソードが前記抵抗と
コンデンサとの共通接続点に接続され、かつ前記コンデ
ンサの電圧が前記抵抗を介して前記メモリのバックアッ
プ電圧として印加されることを特徴とするメモリのリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992038622U JP2575458Y2 (ja) | 1992-05-13 | 1992-05-13 | メモリのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992038622U JP2575458Y2 (ja) | 1992-05-13 | 1992-05-13 | メモリのリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0593127U JPH0593127U (ja) | 1993-12-17 |
| JP2575458Y2 true JP2575458Y2 (ja) | 1998-06-25 |
Family
ID=12530343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992038622U Expired - Lifetime JP2575458Y2 (ja) | 1992-05-13 | 1992-05-13 | メモリのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575458Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641900U (ja) * | 1979-08-31 | 1981-04-17 | ||
| JPS5791029A (en) * | 1980-11-27 | 1982-06-07 | Nippon Denso Co Ltd | Power-on reset circuit |
-
1992
- 1992-05-13 JP JP1992038622U patent/JP2575458Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0593127U (ja) | 1993-12-17 |
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