JPS63244289A - メモリ−カ−ド - Google Patents
メモリ−カ−ドInfo
- Publication number
- JPS63244289A JPS63244289A JP62077724A JP7772487A JPS63244289A JP S63244289 A JPS63244289 A JP S63244289A JP 62077724 A JP62077724 A JP 62077724A JP 7772487 A JP7772487 A JP 7772487A JP S63244289 A JPS63244289 A JP S63244289A
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- JP
- Japan
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- memory
- power supply
- supply voltage
- voltage
- capacitor
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- Granted
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- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ワードプロセッサの文書用メモリ−等の０ム
用、Ｆ入用機器のメモリーとして使用されるメモリーカ
ードに関するものである。
用、Ｆ入用機器のメモリーとして使用されるメモリーカ
ードに関するものである。
従来の技術
従来のメモリーカードのメモリーＩＣに印加される電源
回路の一例を第３図１に示す。第３図ａで１はメモ１７
− Ｉ Ｃ１２は電源端子、３はアース端子、Ｄｌはダ
イオード、Ｂは電池、Ｃはコンデンサである。メモリー
カードの入出力端子である電源端子２とアース端子３に
外部から電源電圧が印加されることによりメモリー Ｉ
Ｃ（１）に動作電圧（一般的なスタティックＲＡＭで
４．５〜５．５ｖ肋２かかる。電池Ｂはバックアップ用
電源で、ダイオードＤ１により外部から電源電圧が印加
されていない時のみメモリ −Ｉ Ｃ（１）にバックア
ップ電圧（一般的なスタティックＲＡＭで２〜ｓ、ｅｓ
ｖ）がかかる。コンデンサＣは電源電圧安定化用メモリ
ーカードをシステムから取りはずす時や電池交換時にデ
ータを保護する。
回路の一例を第３図１に示す。第３図ａで１はメモ１７
− Ｉ Ｃ１２は電源端子、３はアース端子、Ｄｌはダ
イオード、Ｂは電池、Ｃはコンデンサである。メモリー
カードの入出力端子である電源端子２とアース端子３に
外部から電源電圧が印加されることによりメモリー Ｉ
Ｃ（１）に動作電圧（一般的なスタティックＲＡＭで
４．５〜５．５ｖ肋２かかる。電池Ｂはバックアップ用
電源で、ダイオードＤ１により外部から電源電圧が印加
されていない時のみメモリ −Ｉ Ｃ（１）にバックア
ップ電圧（一般的なスタティックＲＡＭで２〜ｓ、ｅｓ
ｖ）がかかる。コンデンサＣは電源電圧安定化用メモリ
ーカードをシステムから取りはずす時や電池交換時にデ
ータを保護する。
発明が解決しようとする問題点
しかし従来の方法では電池Ｂでバックアップする時、ダ
イオードＤ１を通して電流はメモリ −ＩＣ（１）とコ
ンデンサＣに流れる。特にコンデンサＣにはリーク電流
として電流が流れ、その電流値はメモ１７− Ｉ Ｃ（
１）のバックアップ用電流と比較して無視できない値で
ある。又、コンデンサＣに流れる電流を遮断するために
第３図すの様にダイオードＤ２が使われるが第３図すで
は外部から電源電圧が印加された時、ダイオードＤ２で
の電圧降下のためにメモリー Ｉ Ｃ（１）には外部電
圧からダイオードＤ２の電圧降下を差し引いた電圧しか
かからない。従来の方法では上記の様な問題点を有して
いた。
イオードＤ１を通して電流はメモリ −ＩＣ（１）とコ
ンデンサＣに流れる。特にコンデンサＣにはリーク電流
として電流が流れ、その電流値はメモ１７− Ｉ Ｃ（
１）のバックアップ用電流と比較して無視できない値で
ある。又、コンデンサＣに流れる電流を遮断するために
第３図すの様にダイオードＤ２が使われるが第３図すで
は外部から電源電圧が印加された時、ダイオードＤ２で
の電圧降下のためにメモリー Ｉ Ｃ（１）には外部電
圧からダイオードＤ２の電圧降下を差し引いた電圧しか
かからない。従来の方法では上記の様な問題点を有して
いた。
問題点を解決するための手段
本発明は上記問題点を解決するために入出力端子とメモ
＋７ Ｉ Ｃとの間に電源電圧制御回路を設け、このメ
モリ Ｉ Ｃと電源電圧制御回路の間にコンデンサ、メ
モリーバックアップ用電池を接続し、メモリ−工Ｃの動
作電圧以上の電圧が印加された時のみ電源電圧制御回路
は、出力電圧が２系統発生し、一方はコンデンサに、他
方はダイオードを通じてメモリーバンクアップ用電池お
よびメモリーＩＣに接続したものである。
＋７ Ｉ Ｃとの間に電源電圧制御回路を設け、このメ
モリ Ｉ Ｃと電源電圧制御回路の間にコンデンサ、メ
モリーバックアップ用電池を接続し、メモリ−工Ｃの動
作電圧以上の電圧が印加された時のみ電源電圧制御回路
は、出力電圧が２系統発生し、一方はコンデンサに、他
方はダイオードを通じてメモリーバンクアップ用電池お
よびメモリーＩＣに接続したものである。
作用
本発明により外部から電源電圧が印加された時、メモリ
−Ｉ Ｃには外部からの印加電圧にほぼ等しい電圧が
かかり、バックアップ時には電池からはメモ＋７− Ｉ
Ｃにのみ電流が流れ、効率良くメモリーをバックアッ
プすることができる。
−Ｉ Ｃには外部からの印加電圧にほぼ等しい電圧が
かかり、バックアップ時には電池からはメモ＋７− Ｉ
Ｃにのみ電流が流れ、効率良くメモリーをバックアッ
プすることができる。
実施例
本発明のメモリーカードのメモリ −Ｉ Ｃに印加され
る電源回路を第１図に示す。第１図で４は電源電圧制御
回路で、他は従来の周辺回路と同じである。電源電圧制
御回路４の入力端子４ａには電源端子２を通して外部か
らの電源電圧が入り、この電源電圧がメモリ −Ｉ Ｃ
（１）の動作電圧以上の場合のみ出力端子４ｂ 、４０
から電源電圧が出力される。出力端子４ｂはメモリーＩ
Ｃ（１）に接続し、出力端子４ＣはコンデンサＣに、ま
たダイオードＤ２を通じてメモリ −Ｉ Ｃ（１）にも
接続している。
る電源回路を第１図に示す。第１図で４は電源電圧制御
回路で、他は従来の周辺回路と同じである。電源電圧制
御回路４の入力端子４ａには電源端子２を通して外部か
らの電源電圧が入り、この電源電圧がメモリ −Ｉ Ｃ
（１）の動作電圧以上の場合のみ出力端子４ｂ 、４０
から電源電圧が出力される。出力端子４ｂはメモリーＩ
Ｃ（１）に接続し、出力端子４ＣはコンデンサＣに、ま
たダイオードＤ２を通じてメモリ −Ｉ Ｃ（１）にも
接続している。
外部からメモリ −Ｉ Ｃ（１）の動作電圧以上の電源
電圧が印加された時、メモ＋） −Ｉ Ｃ（１）と、コ
ンデンサＣには外部からの電源電圧が印加される。外部
からの電源電圧がメモ＋） −Ｘ ｃ（１）の動作電圧
以下の場合、例えばメモリーカードをシステムからとシ
はずした場合は出力端子４ｂ、４０はカットオフ状態と
なり、コンデンサＣの電圧はダイオードＤ２を通して、
電池Ｂの電圧はダイオードＤ１を通してメモリー １０
（１）に印加されデータを保持する。ダイオードＤ２が
あるためにコンデンサＣの電圧が低くなっても電池Ｂか
らはコンデンサＣに電流は流れず、電池Ｂによってメモ
＋） −Ｘ ａ（１）は効率良くバックアップされる。
電圧が印加された時、メモ＋） −Ｉ Ｃ（１）と、コ
ンデンサＣには外部からの電源電圧が印加される。外部
からの電源電圧がメモ＋） −Ｘ ｃ（１）の動作電圧
以下の場合、例えばメモリーカードをシステムからとシ
はずした場合は出力端子４ｂ、４０はカットオフ状態と
なり、コンデンサＣの電圧はダイオードＤ２を通して、
電池Ｂの電圧はダイオードＤ１を通してメモリー １０
（１）に印加されデータを保持する。ダイオードＤ２が
あるためにコンデンサＣの電圧が低くなっても電池Ｂか
らはコンデンサＣに電流は流れず、電池Ｂによってメモ
＋） −Ｘ ａ（１）は効率良くバックアップされる。
電源電圧制御回路の一実施例を第２図に示す。
第２図で２はツェナーダイオード、Ｔ１はＮＰＮトラン
ジスタ、Ｔ２．Ｔ３はＰＮＰ ）ランジスタ、Ｒ１，Ｒ
２，Ｒ３は抵抗である。ツェナーダイオード２のツェナ
ー電圧を３．８ｖとすると、ＮＰＮトランジスタＴ１が
オン状態になるにはＮＰＮトランジスタＴ１のゲート・
エミッタ間の電圧が０．７ｖ必要であるので外部からの
電源電圧が４．５Ｖ（３，８Ｖ＋０，７Ｖ）以上ノ時、
ＮＰＮ）７ンジスタＴ１がオン状態になり、ＰＮＰトラ
ンジスタＴ２．Ｔ３もオン状態になり、コンデンサＣ，
メモリ −Ｉ Ｃ（１）に電源電圧が印加される。外部
からの電源電圧が４．６ｖ以下の時はＮＰＮ トランジ
スタＴ１ 、ＰＮＰ）ランジスタＴ２ 、Ｔ３ともオフ
状態になるので、メモリーＩＣ（１）には外部からの電
源電圧が印加されず、コンデンサＣ又は電池Ｂによって
バックアップされる。又、コンデンサＣによるバックア
ップ効果を上げるために大容量のコンデンサ（例えば松
下電器産業■製ゴールドキャパシター）を用いた場合、
コンデンサの充電時間がかかるということと、コンデン
サのリーク電流が大きいという問題があったが、本発明
の回路を用いればコンデンサＣの充電とメモリ −Ｉ
Ｃ（１）への電圧印加は別系統で行われるので、コンデ
ンサＣの充電が遅いためにメモリ −Ｉ Ｃ（１）への
印加電圧に影響を与えることがなく、電池Ｂからコンデ
ンサＣに電流が流れるということもない。
ジスタ、Ｔ２．Ｔ３はＰＮＰ ）ランジスタ、Ｒ１，Ｒ
２，Ｒ３は抵抗である。ツェナーダイオード２のツェナ
ー電圧を３．８ｖとすると、ＮＰＮトランジスタＴ１が
オン状態になるにはＮＰＮトランジスタＴ１のゲート・
エミッタ間の電圧が０．７ｖ必要であるので外部からの
電源電圧が４．５Ｖ（３，８Ｖ＋０，７Ｖ）以上ノ時、
ＮＰＮ）７ンジスタＴ１がオン状態になり、ＰＮＰトラ
ンジスタＴ２．Ｔ３もオン状態になり、コンデンサＣ，
メモリ −Ｉ Ｃ（１）に電源電圧が印加される。外部
からの電源電圧が４．６ｖ以下の時はＮＰＮ トランジ
スタＴ１ 、ＰＮＰ）ランジスタＴ２ 、Ｔ３ともオフ
状態になるので、メモリーＩＣ（１）には外部からの電
源電圧が印加されず、コンデンサＣ又は電池Ｂによって
バックアップされる。又、コンデンサＣによるバックア
ップ効果を上げるために大容量のコンデンサ（例えば松
下電器産業■製ゴールドキャパシター）を用いた場合、
コンデンサの充電時間がかかるということと、コンデン
サのリーク電流が大きいという問題があったが、本発明
の回路を用いればコンデンサＣの充電とメモリ −Ｉ
Ｃ（１）への電圧印加は別系統で行われるので、コンデ
ンサＣの充電が遅いためにメモリ −Ｉ Ｃ（１）への
印加電圧に影響を与えることがなく、電池Ｂからコンデ
ンサＣに電流が流れるということもない。
発明の効果
本発明によシ外部からメモＩ） −Ｉ Ｃの動作電圧以
上の電源電圧が印加された時、メモリーＩ Ｃに電源電
圧が印加され、バックアップ時には電池からはメモリ
−Ｉ Ｃにのみ電流が流れ、効率良くメモリーをバック
アップすることができる。
上の電源電圧が印加された時、メモリーＩ Ｃに電源電
圧が印加され、バックアップ時には電池からはメモリ
−Ｉ Ｃにのみ電流が流れ、効率良くメモリーをバック
アップすることができる。
第１図、第２図は本発明の一実施例の回路図、第３図は
従来例の回路図である。 １・・・・・メモリ−ＩＣ，２・・・・・電源端子、３
・・・・・・アース端子、４・・・・・・電源電圧制御
回路、４ａ・・・・・電源電圧制御回路の入力端子、４
ｂ、４０・・・・・電源電圧制御回路の出力端子、Ｂ・
・・・・・電池、Ｄｌ。 Ｄ２・・・・・ダイオード、Ｚ・・・・・・ツェナーダ
イオード、Ｒ１、Ｒ２，Ｒ３・・・・・・抵抗、Ｃ・・
・・・・コンデンサ、Ｔ１・・・・・・ＮＰＮ ）ラン
ジスタ、Ｔ２．Ｔ３・・・・・・ＰＮＰトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１
°−メモリーＩＣ 第１図 ２′」ｊ賜チ３− アースｊ
１１：Ｊ− ４−を源電圧制（社）回路 ？ 第２図 Δ
従来例の回路図である。 １・・・・・メモリ−ＩＣ，２・・・・・電源端子、３
・・・・・・アース端子、４・・・・・・電源電圧制御
回路、４ａ・・・・・電源電圧制御回路の入力端子、４
ｂ、４０・・・・・電源電圧制御回路の出力端子、Ｂ・
・・・・・電池、Ｄｌ。 Ｄ２・・・・・ダイオード、Ｚ・・・・・・ツェナーダ
イオード、Ｒ１、Ｒ２，Ｒ３・・・・・・抵抗、Ｃ・・
・・・・コンデンサ、Ｔ１・・・・・・ＮＰＮ ）ラン
ジスタ、Ｔ２．Ｔ３・・・・・・ＰＮＰトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１
°−メモリーＩＣ 第１図 ２′」ｊ賜チ３− アースｊ
１１：Ｊ− ４−を源電圧制（社）回路 ？ 第２図 Δ
Claims (1)
- 外部との信号の受授を行うための入出力端子とメモリ
ＩＣとの間に電源電圧制御回路を接続し、前記メモリＩ
Ｃと電源電圧制御との間にコンデンサ、メモリーバック
アップ用電池を接続し、前記電源電圧制御回路は前記メ
モリーＩＣの動作電圧以上の電圧が入出力端子に印加さ
れた時のみ出力電圧が２系統発生し、一方は前記コンデ
ンサに、他方はダイオードを通じて前記メモリーバック
アップ用電池および前記メモリーＩＣに接続され構成と
したメモリーカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077724A JP2548183B2 (ja) | 1987-03-31 | 1987-03-31 | メモリ−カ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077724A JP2548183B2 (ja) | 1987-03-31 | 1987-03-31 | メモリ−カ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244289A true JPS63244289A (ja) | 1988-10-11 |
| JP2548183B2 JP2548183B2 (ja) | 1996-10-30 |
Family
ID=13641844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077724A Expired - Lifetime JP2548183B2 (ja) | 1987-03-31 | 1987-03-31 | メモリ−カ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548183B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435422U (ja) * | 1987-08-26 | 1989-03-03 | ||
| KR100419485B1 (ko) * | 2001-07-23 | 2004-02-19 | 한국전자통신연구원 | 아이씨 카드용 전원 공급 장치 |
| KR100474473B1 (ko) * | 2002-11-08 | 2005-03-11 | 한국전자통신연구원 | 능동형 비접촉 식별장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065832U (ja) * | 1983-10-07 | 1985-05-10 | アキユフエーズ株式会社 | メモリ−バツクアツプ回路 |
-
1987
- 1987-03-31 JP JP62077724A patent/JP2548183B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065832U (ja) * | 1983-10-07 | 1985-05-10 | アキユフエーズ株式会社 | メモリ−バツクアツプ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435422U (ja) * | 1987-08-26 | 1989-03-03 | ||
| KR100419485B1 (ko) * | 2001-07-23 | 2004-02-19 | 한국전자통신연구원 | 아이씨 카드용 전원 공급 장치 |
| KR100474473B1 (ko) * | 2002-11-08 | 2005-03-11 | 한국전자통신연구원 | 능동형 비접촉 식별장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548183B2 (ja) | 1996-10-30 |
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