JPH0491466A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0491466A JPH0491466A JP2205735A JP20573590A JPH0491466A JP H0491466 A JPH0491466 A JP H0491466A JP 2205735 A JP2205735 A JP 2205735A JP 20573590 A JP20573590 A JP 20573590A JP H0491466 A JPH0491466 A JP H0491466A
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000000295 complement effect Effects 0.000 claims description 3
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- 230000005856 abnormality Effects 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、電源電圧を降下させる電圧降下回路を内蔵
する半導体記憶装置に関する。
する半導体記憶装置に関する。
従来の半導体記憶装置は、第２図に示すように、１つの
電圧降下回路１０を内部に備えている。この電圧降下回
路１０は、抵抗値が等しい抵抗素子Ｒ，，，Ｒ，，を電
源（電位Ｖ ｃｃ）とグランドとの間に直列接続して構
成されており、抵抗分割によって抵抗素子Ｒ，，，Ｒ，
，の接続点（以下「電圧降下端子」という。）Ｊ、Ｏに
略１／２Ｖｃｃの大きさの降下電圧Ｖｉｎｔを発生させ
ている。発生した降下電圧Ｖ ｉｎｔは、電圧降下端子
Ｊ１゜からこの半導体記憶装置内部の記憶部やセンス増
幅器等（以下「記憶部等」という。）へ供給される。上
記抵抗素子Ｒ，，，Ｒ，，の抵抗値は十分低く設定され
、これにより記憶部等の消費電流が小さい時だけでなく
消費電流が最大の時に降下電圧Ｖｉｎｔの値を略１／２
Ｖｃｃに維持できるようになっている。
電圧降下回路１０を内部に備えている。この電圧降下回
路１０は、抵抗値が等しい抵抗素子Ｒ，，，Ｒ，，を電
源（電位Ｖ ｃｃ）とグランドとの間に直列接続して構
成されており、抵抗分割によって抵抗素子Ｒ，，，Ｒ，
，の接続点（以下「電圧降下端子」という。）Ｊ、Ｏに
略１／２Ｖｃｃの大きさの降下電圧Ｖｉｎｔを発生させ
ている。発生した降下電圧Ｖ ｉｎｔは、電圧降下端子
Ｊ１゜からこの半導体記憶装置内部の記憶部やセンス増
幅器等（以下「記憶部等」という。）へ供給される。上
記抵抗素子Ｒ，，，Ｒ，，の抵抗値は十分低く設定され
、これにより記憶部等の消費電流が小さい時だけでなく
消費電流が最大の時に降下電圧Ｖｉｎｔの値を略１／２
Ｖｃｃに維持できるようになっている。
ところで、近年、半導体記憶装置は低消費電力であるこ
とが要求されている。しかしながら、従来の半導体記憶
装置は、記憶部等の消費電流が最大の時に合わせて抵抗
素子Ｒ，，，Ｒ，，の抵抗値が低く設定されるため、電
圧降下回路１０の消費電流（電源からグランドへの貫通
電流）が大きいという問題がある。すなわち、記憶部等
の消費電流が小さい時に電圧降下回路ｌＯに無用の電流
が流れるという問題がある。また、電圧降下回路ｌＯが
１つだけであるため、この電圧降下回路１０に異常があ
った場合、降下電圧Ｖｉｎｔ（略１／２Ｖ ｃｃ）を発
生することができない。このため、救済措置をとること
ができず、歩留が低下するという問題がある。 そこで、この発明の目的は”１つの電圧降下回路に異常
があった場合でも降下電圧を発生でき、しかも電圧降下
回路に無用の電流が流れるのを防止でき、全体として消
費電流を低減できる半導体記憶装置を提供することにあ
る。
とが要求されている。しかしながら、従来の半導体記憶
装置は、記憶部等の消費電流が最大の時に合わせて抵抗
素子Ｒ，，，Ｒ，，の抵抗値が低く設定されるため、電
圧降下回路１０の消費電流（電源からグランドへの貫通
電流）が大きいという問題がある。すなわち、記憶部等
の消費電流が小さい時に電圧降下回路ｌＯに無用の電流
が流れるという問題がある。また、電圧降下回路ｌＯが
１つだけであるため、この電圧降下回路１０に異常があ
った場合、降下電圧Ｖｉｎｔ（略１／２Ｖ ｃｃ）を発
生することができない。このため、救済措置をとること
ができず、歩留が低下するという問題がある。 そこで、この発明の目的は”１つの電圧降下回路に異常
があった場合でも降下電圧を発生でき、しかも電圧降下
回路に無用の電流が流れるのを防止でき、全体として消
費電流を低減できる半導体記憶装置を提供することにあ
る。
上記目的を達成するため、この発明の半導体記憶装置は
、電源電圧の略半分の値の降下電圧を電圧降下端子に発
生させて記憶部等へ供給する半導体記憶装置であって、
高低いずれかのレベルをとる２値信号でオンオフ制御さ
れる第１の型のスイッチと低抵抗の抵抗素子とを電源と
グランドとの間に２組直列に接続して構成した第１の電
圧降下回路と、高低いずれかのレベルをとる２値信号で
上記第１の型のスイッチと相補にオンオフ制御される第
２の型のスイッチと高抵抗の抵抗素子とを電源とグラン
ドとの間に２組直列に接続して構成した第２の電圧降下
回路を備え、上記第１の電圧降下回路の２組の間の接続
点と上記第２の電圧降下回路の２組の間の接続点とを接
続して電圧降下端子となすと共に、上記電圧降下端子に
生じた高か電圧を受けて、受けた降下電圧が予め設定さ
れた基準値よりも大きいか小さいかを検出して、検出結
果を表わす信号を出力する降下電圧検出部と、上記検出
結果を表わす信号を受けて、受けた信号に基づいて高低
いずれかのレベルをとる２値信号を上記第１．第２の電
圧降下回路の各スイッチへ出力して、上記降下電圧が上
記基準値よりも大きいとき上記第１の電圧降下回路の第
１の型のスイッチをオフ、第２の電圧降下回路の第２の
型のスイッチをオンする一方、上記降下電圧が上記基準
値よりも小さいとき上記第１の電圧降下回路の第１の型
のスイッチをオン、第２の電圧降下回路の第２の型のス
イッチをオフする切換部を備えたことを特徴としている
。
、電源電圧の略半分の値の降下電圧を電圧降下端子に発
生させて記憶部等へ供給する半導体記憶装置であって、
高低いずれかのレベルをとる２値信号でオンオフ制御さ
れる第１の型のスイッチと低抵抗の抵抗素子とを電源と
グランドとの間に２組直列に接続して構成した第１の電
圧降下回路と、高低いずれかのレベルをとる２値信号で
上記第１の型のスイッチと相補にオンオフ制御される第
２の型のスイッチと高抵抗の抵抗素子とを電源とグラン
ドとの間に２組直列に接続して構成した第２の電圧降下
回路を備え、上記第１の電圧降下回路の２組の間の接続
点と上記第２の電圧降下回路の２組の間の接続点とを接
続して電圧降下端子となすと共に、上記電圧降下端子に
生じた高か電圧を受けて、受けた降下電圧が予め設定さ
れた基準値よりも大きいか小さいかを検出して、検出結
果を表わす信号を出力する降下電圧検出部と、上記検出
結果を表わす信号を受けて、受けた信号に基づいて高低
いずれかのレベルをとる２値信号を上記第１．第２の電
圧降下回路の各スイッチへ出力して、上記降下電圧が上
記基準値よりも大きいとき上記第１の電圧降下回路の第
１の型のスイッチをオフ、第２の電圧降下回路の第２の
型のスイッチをオンする一方、上記降下電圧が上記基準
値よりも小さいとき上記第１の電圧降下回路の第１の型
のスイッチをオン、第２の電圧降下回路の第２の型のス
イッチをオフする切換部を備えたことを特徴としている
。
降下電圧検出部が降下電圧の大小を判定する際の基準値
は、記憶部等の消費電流の大小に応じて降下電圧が上下
する範囲内に予め設定されるものとする。 記憶部等の消費電流が小さい時、電圧降下端子の降下電
圧は上昇して上記基準値よりも大きくなる。このとき、
降下電圧検出部は、上記降下電圧が基準値よりも大きい
ことを表わす信号を切換部へ出力する。切換部は、この
信号に基づいて高低いずれかのレベルをとる２値信号を
第１．第２の電圧降下回路の各スイッチへ出力する。こ
れにより、第１の電圧降下回路の第１の型のスイッチは
オフされ、第２の電圧降下回路の第２の型のスイッチは
オンされる。すなわち、第１の電圧降下回路は電流（電
源からグランドへの貫通電流）が遮断される一方、第２
の電圧降下回路は通電される。第２の電圧降下回路の２
組の抵抗素子は高抵抗なので、第２の電圧降下回路の消
費電流は小さい。したがって、記憶部等の消費電流が小
さい時にこれらの第１．第２の電圧降下回路に無用の電
流が流れるのが防止される。したがって、この半導体記
憶装置全体としての消費電流が低減される。なお、上記
２組の抵抗素子が高抵抗なので、このときの電流供給能
力は従来に比して小さくなるけれども、記憶部等の消費
電流が小さい時なので支障はない。 一方、記憶部等の消費電流が大きい時、電圧降下端子の
降下電圧は低下して上記基準値よりも小さくなる。この
とき、降下電圧検出部が基準値よりも小さいことを表わ
す信号を第１．第２の電圧降下回路の各スイッチへ出力
する。これにより、第１の電圧降下回路の第１の型のス
イッチはオンされ、第２の電圧降下回路の第２の型のス
イッチはオフされる。すなわち、第１の電圧降下回路は
通電される一方、第２の電圧降下回路は電流が遮断され
る。第１電圧降下回路の２組の抵抗素子は境部等へ電流
を供給することが可能である。なお、上記２組の抵抗素
子が低抵抗なので、このときの電圧降下回路全体として
の消費電流は従来並みとなる。 また、この半導体記憶装置は第１．第２の２つの電圧降
下回路を備えているので、いずれか一方の電圧降下回路
に異常があった場合でも、電源電圧の略半分の値の降下
電圧を発生することができる。したがって、救済措置を
とることができ、歩留が向上する。
は、記憶部等の消費電流の大小に応じて降下電圧が上下
する範囲内に予め設定されるものとする。 記憶部等の消費電流が小さい時、電圧降下端子の降下電
圧は上昇して上記基準値よりも大きくなる。このとき、
降下電圧検出部は、上記降下電圧が基準値よりも大きい
ことを表わす信号を切換部へ出力する。切換部は、この
信号に基づいて高低いずれかのレベルをとる２値信号を
第１．第２の電圧降下回路の各スイッチへ出力する。こ
れにより、第１の電圧降下回路の第１の型のスイッチは
オフされ、第２の電圧降下回路の第２の型のスイッチは
オンされる。すなわち、第１の電圧降下回路は電流（電
源からグランドへの貫通電流）が遮断される一方、第２
の電圧降下回路は通電される。第２の電圧降下回路の２
組の抵抗素子は高抵抗なので、第２の電圧降下回路の消
費電流は小さい。したがって、記憶部等の消費電流が小
さい時にこれらの第１．第２の電圧降下回路に無用の電
流が流れるのが防止される。したがって、この半導体記
憶装置全体としての消費電流が低減される。なお、上記
２組の抵抗素子が高抵抗なので、このときの電流供給能
力は従来に比して小さくなるけれども、記憶部等の消費
電流が小さい時なので支障はない。 一方、記憶部等の消費電流が大きい時、電圧降下端子の
降下電圧は低下して上記基準値よりも小さくなる。この
とき、降下電圧検出部が基準値よりも小さいことを表わ
す信号を第１．第２の電圧降下回路の各スイッチへ出力
する。これにより、第１の電圧降下回路の第１の型のス
イッチはオンされ、第２の電圧降下回路の第２の型のス
イッチはオフされる。すなわち、第１の電圧降下回路は
通電される一方、第２の電圧降下回路は電流が遮断され
る。第１電圧降下回路の２組の抵抗素子は境部等へ電流
を供給することが可能である。なお、上記２組の抵抗素
子が低抵抗なので、このときの電圧降下回路全体として
の消費電流は従来並みとなる。 また、この半導体記憶装置は第１．第２の２つの電圧降
下回路を備えているので、いずれか一方の電圧降下回路
に異常があった場合でも、電源電圧の略半分の値の降下
電圧を発生することができる。したがって、救済措置を
とることができ、歩留が向上する。
以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。 第１図に示すように、この半導体記憶装置は、第１の電
圧降下回路ｌと、第２の電圧降下回路２と、降下電圧検
出部３と、切換部４を備えている。 第１の電圧降下回路Ｉは、電源（電位Ｖ ｃｃ）とグラ
ンドとの間に、スイッチとしてのｐチャネル型トランジ
スタＴ１と、低抵抗の抵抗素子Ｒ，と、上記ｐチャネル
型トランジスタＴ１と同一特性のｐチャネル型トランジ
スタＴ、と、抵抗素子Ｒ３と抵抗値が等しい抵抗素子Ｒ
６とを順に接続して構成されている。また、第２の電圧
降下回路は、電源（電位Ｖ ｃｃ）とグランドとの間に
、スイッチとしてのｎチャネル型トランジスタＴ３と、
高抵抗の抵抗素子Ｒ８と、上記ｐチャネル型トランジス
タＴ３と同一特性のｎチャネル型トランジスタＴ４と、
抵抗素子Ｒ０と抵抗値が等しい抵抗素子Ｒ４とを順に接
続して構成されている。各トランジスタのゲートは共通
に接続されており、ｐチャネル型トランジスタＴ、、Ｔ
、とｎチャネル型トランジスタＴ！ｌ、Ｔ４とは相補に
オンオフ制御されるようになっている。 また、抵抗素子Ｒ＋、ｐチャネル型トランジスタＴ。 の接続点Ｊ１と抵抗素子Ｒ３，ｎチャネル型トランジス
タＴ４の接続点Ｊ、きを接続して電圧降下端子ＪＩ２が
構成されている。この電圧降下端子Ｊ１１はこの半導体
記憶装置の記憶部等へつながっており、この電圧降下端
子Ｊ１．に生じた降下電圧Ｖｉｎｔは上記記憶部等へ供
給されるようになっている。 降下電圧検出部３は、上記電圧降下端子ＪＩに生じた降
下電圧Ｖｉｎｔを受けて、受けた降下電圧Ｖ ｉｎｔが
予め設定された基準値Ｖ０よりも大きいか小さいかを検
出する。そして、検出結果を表わす信号を切換部４へ出
力する。上記基準値Ｖ。は、記憶部等の消費電流の大小
に応じて降下電圧Ｖ ｉｎｔが上下する範囲内に設定さ
れている。切換部４は、降下電圧検出部３からの検出結
果を表わす信号を受けて、受けた信号に基づいて高（”
Ｈ”）、低（”Ｌ”）いずれかのレベルの信号を上記第
１．第２の電圧降下回路の各トランジスタＴ ＋ 、・
・・、Ｔ４のゲートへ出力する。すなわち、降下電圧Ｖ
ｉｎｔが基準値Ｖ。 よりも大きいとき”Ｈ”レベルを出力して、第１の電圧
降下回路１のｐチャネル型トランジスタＴ、およびＴ、
をオフ、第２の電圧降下回路２のｎチャネル型トランジ
スタＴ３およびＴ４をオンする。一方、降下電圧Ｖ ｉ
ｎｔが基準値Ｖ０よりも小さいとき”Ｌ“レベルを出力
して、第１の電圧降下回路１のｐチャネル型トランジス
タＴＩおよびＴ、をオン、第２の電圧降下回路２のｎチ
ャネル型トランジスタＴ３およびＴ４をオフする。 まず、上記ｐチャネル型トランジスタＴ１およびＴ、が
オン状態で第１の電圧降下回路ｌが通電される一方、ｎ
チャネル型トランジスタＴ、およびＴ４がオフ状態で第
２の電圧降下回路２の電流（電源からグランドへの貫通
電流）が遮断されているものとする。そして、電圧降下
端子Ｊ１２の降下電圧Ｖｉｎｔは上記基準値Ｖｏを下回
っているものとする。 ここで、上記記憶部等の消費電流が小さくなったとき、
降下電圧Ｖｉｎｔは上昇して上記基準値Ｖ０よりも大き
くなる。したがって、切換部４からの出力によって、ｐ
チャネル型トランジスタＴ、およびＴ、がオフされ、第
１の電圧降下回路ｌの電流が遮断される。一方、ｎチャ
ネル型トランジスタＴ。 およびＴ４がオンされ、第２の電圧降下回路２が通電さ
れる。第２の電圧降下回路２の抵抗素子Ｒ３゜Ｒ４がい
ずれも高抵抗なので、第２の電圧降下回路２の消費電流
は小さい。したがって、上記記憶部等の消費電流が小さ
い時にこれら第１．第２の電圧降下回路１．２に無用の
電流が流れるのを防止できる。なお、抵抗素子Ｒ３、Ｒ
４が高抵抗なので、このときの電流供給能力は従来に比
して小さくなるけれども、記憶部等の消費電流が小さい
時なので支障はない。 一方、上記記憶部等の消費電流が大きくなったとき、降
下電圧Ｖｉｎｔは低下して上記基準値Ｖ。よりも小さく
なる。したがって、切換部４からの出力によって、ｐチ
ャネル型トランジスタＴ、およびＴ、がオンされ、第１
の電圧降下回路ｌが通電される。一方、ｎチャネル型ト
ランジスタＴ３およびＴ４がオフされ、第２の電圧降下
回路２の電流が遮断される。第１の電圧降下回路１の抵
抗素子ＲＩ。 Ｒ７はいずれも低抵抗なので、従来と同様の供給能力で
もって上記記憶部等へ電流を供給することができる。な
お、抵抗素子Ｒ＋ 、 Ｒｔがいずれも低抵抗なので、
このときの電圧降下回路全体としての消費電流は従来並
みとなる。 このように、この半導体記憶装置は、記憶部等の消費電
流の大小に応じて２つの電圧降下回路１゜２を切り換え
ることによって、全体として消費電流を低減することが
できる。しかも、第１．第２の２つの電圧降下回路１．
２を備えているので、いずれか一方の電圧降下回路に異
常があった場合でも、略１／２Ｖｃｃの値の降下電圧Ｖ
ｉｎｔを発生することができる。したがって、救済措置
をとることができ、歩留を向上させることができる。 なお、第１図中に示すように、切換部４にＲＡＳ（ロウ
・アドレス・ストローブ）信号を入力して、上記記憶部
等が待機状態（ＲＡＳ−”Ｈ”）のときに、切換部４が
降下電圧Ｖｉｎｔの値にかかわらず”Ｈ”レベルを出力
するようにしても良い。記憶部等が待機状態のときは、
消費電流が小さいはずであるから、降下電圧検出部３の
検出結果にかかわらず、第１の電圧降下回路ｌの電流を
遮断し、第２の電圧降下回路２に通電すれば良いのであ
る。
詳細に説明する。 第１図に示すように、この半導体記憶装置は、第１の電
圧降下回路ｌと、第２の電圧降下回路２と、降下電圧検
出部３と、切換部４を備えている。 第１の電圧降下回路Ｉは、電源（電位Ｖ ｃｃ）とグラ
ンドとの間に、スイッチとしてのｐチャネル型トランジ
スタＴ１と、低抵抗の抵抗素子Ｒ，と、上記ｐチャネル
型トランジスタＴ１と同一特性のｐチャネル型トランジ
スタＴ、と、抵抗素子Ｒ３と抵抗値が等しい抵抗素子Ｒ
６とを順に接続して構成されている。また、第２の電圧
降下回路は、電源（電位Ｖ ｃｃ）とグランドとの間に
、スイッチとしてのｎチャネル型トランジスタＴ３と、
高抵抗の抵抗素子Ｒ８と、上記ｐチャネル型トランジス
タＴ３と同一特性のｎチャネル型トランジスタＴ４と、
抵抗素子Ｒ０と抵抗値が等しい抵抗素子Ｒ４とを順に接
続して構成されている。各トランジスタのゲートは共通
に接続されており、ｐチャネル型トランジスタＴ、、Ｔ
、とｎチャネル型トランジスタＴ！ｌ、Ｔ４とは相補に
オンオフ制御されるようになっている。 また、抵抗素子Ｒ＋、ｐチャネル型トランジスタＴ。 の接続点Ｊ１と抵抗素子Ｒ３，ｎチャネル型トランジス
タＴ４の接続点Ｊ、きを接続して電圧降下端子ＪＩ２が
構成されている。この電圧降下端子Ｊ１１はこの半導体
記憶装置の記憶部等へつながっており、この電圧降下端
子Ｊ１．に生じた降下電圧Ｖｉｎｔは上記記憶部等へ供
給されるようになっている。 降下電圧検出部３は、上記電圧降下端子ＪＩに生じた降
下電圧Ｖｉｎｔを受けて、受けた降下電圧Ｖ ｉｎｔが
予め設定された基準値Ｖ０よりも大きいか小さいかを検
出する。そして、検出結果を表わす信号を切換部４へ出
力する。上記基準値Ｖ。は、記憶部等の消費電流の大小
に応じて降下電圧Ｖ ｉｎｔが上下する範囲内に設定さ
れている。切換部４は、降下電圧検出部３からの検出結
果を表わす信号を受けて、受けた信号に基づいて高（”
Ｈ”）、低（”Ｌ”）いずれかのレベルの信号を上記第
１．第２の電圧降下回路の各トランジスタＴ ＋ 、・
・・、Ｔ４のゲートへ出力する。すなわち、降下電圧Ｖ
ｉｎｔが基準値Ｖ。 よりも大きいとき”Ｈ”レベルを出力して、第１の電圧
降下回路１のｐチャネル型トランジスタＴ、およびＴ、
をオフ、第２の電圧降下回路２のｎチャネル型トランジ
スタＴ３およびＴ４をオンする。一方、降下電圧Ｖ ｉ
ｎｔが基準値Ｖ０よりも小さいとき”Ｌ“レベルを出力
して、第１の電圧降下回路１のｐチャネル型トランジス
タＴＩおよびＴ、をオン、第２の電圧降下回路２のｎチ
ャネル型トランジスタＴ３およびＴ４をオフする。 まず、上記ｐチャネル型トランジスタＴ１およびＴ、が
オン状態で第１の電圧降下回路ｌが通電される一方、ｎ
チャネル型トランジスタＴ、およびＴ４がオフ状態で第
２の電圧降下回路２の電流（電源からグランドへの貫通
電流）が遮断されているものとする。そして、電圧降下
端子Ｊ１２の降下電圧Ｖｉｎｔは上記基準値Ｖｏを下回
っているものとする。 ここで、上記記憶部等の消費電流が小さくなったとき、
降下電圧Ｖｉｎｔは上昇して上記基準値Ｖ０よりも大き
くなる。したがって、切換部４からの出力によって、ｐ
チャネル型トランジスタＴ、およびＴ、がオフされ、第
１の電圧降下回路ｌの電流が遮断される。一方、ｎチャ
ネル型トランジスタＴ。 およびＴ４がオンされ、第２の電圧降下回路２が通電さ
れる。第２の電圧降下回路２の抵抗素子Ｒ３゜Ｒ４がい
ずれも高抵抗なので、第２の電圧降下回路２の消費電流
は小さい。したがって、上記記憶部等の消費電流が小さ
い時にこれら第１．第２の電圧降下回路１．２に無用の
電流が流れるのを防止できる。なお、抵抗素子Ｒ３、Ｒ
４が高抵抗なので、このときの電流供給能力は従来に比
して小さくなるけれども、記憶部等の消費電流が小さい
時なので支障はない。 一方、上記記憶部等の消費電流が大きくなったとき、降
下電圧Ｖｉｎｔは低下して上記基準値Ｖ。よりも小さく
なる。したがって、切換部４からの出力によって、ｐチ
ャネル型トランジスタＴ、およびＴ、がオンされ、第１
の電圧降下回路ｌが通電される。一方、ｎチャネル型ト
ランジスタＴ３およびＴ４がオフされ、第２の電圧降下
回路２の電流が遮断される。第１の電圧降下回路１の抵
抗素子ＲＩ。 Ｒ７はいずれも低抵抗なので、従来と同様の供給能力で
もって上記記憶部等へ電流を供給することができる。な
お、抵抗素子Ｒ＋ 、 Ｒｔがいずれも低抵抗なので、
このときの電圧降下回路全体としての消費電流は従来並
みとなる。 このように、この半導体記憶装置は、記憶部等の消費電
流の大小に応じて２つの電圧降下回路１゜２を切り換え
ることによって、全体として消費電流を低減することが
できる。しかも、第１．第２の２つの電圧降下回路１．
２を備えているので、いずれか一方の電圧降下回路に異
常があった場合でも、略１／２Ｖｃｃの値の降下電圧Ｖ
ｉｎｔを発生することができる。したがって、救済措置
をとることができ、歩留を向上させることができる。 なお、第１図中に示すように、切換部４にＲＡＳ（ロウ
・アドレス・ストローブ）信号を入力して、上記記憶部
等が待機状態（ＲＡＳ−”Ｈ”）のときに、切換部４が
降下電圧Ｖｉｎｔの値にかかわらず”Ｈ”レベルを出力
するようにしても良い。記憶部等が待機状態のときは、
消費電流が小さいはずであるから、降下電圧検出部３の
検出結果にかかわらず、第１の電圧降下回路ｌの電流を
遮断し、第２の電圧降下回路２に通電すれば良いのであ
る。
以上より明らかなように、この発明の半導体記憶装置は
、第１．第２の２つの電圧降下回路を備えているので、
１つの電圧降下回路に異常があった場合でも降下電圧を
発生することができる。しかも、記憶部等の消費電流の
大小に応じて上記２つの電圧降下回路を切り換えること
によって、電圧降下回路に無用の電流が流れるのを防止
でき、全体として消費電流を低減することができる。
、第１．第２の２つの電圧降下回路を備えているので、
１つの電圧降下回路に異常があった場合でも降下電圧を
発生することができる。しかも、記憶部等の消費電流の
大小に応じて上記２つの電圧降下回路を切り換えること
によって、電圧降下回路に無用の電流が流れるのを防止
でき、全体として消費電流を低減することができる。
第１図はこの発明の一実施例の半導体記憶装置の要部の
構成を示す図、第２図は従来の半導体記憶装置の電圧降
下回路の構成を示す図である。 ｌ・・・第１の電圧降下回路、 ２・・・第２の電圧降下回路、 ３・・・降下電圧検出部、 ４・・・切換部、Ｊ、、Ｊ
、・・・接続点、Ｊｌ！・・・電圧降下端子、Ｒ，、Ｒ
，、Ｒ１，Ｒ，・・・抵抗素子、Ｔ ＋ 、 Ｔ ｔ・
・・ｐチャネル型トランジスタ、Ｔ、、Ｔ、・・・ｎチ
ャネル型トランジスタ。
構成を示す図、第２図は従来の半導体記憶装置の電圧降
下回路の構成を示す図である。 ｌ・・・第１の電圧降下回路、 ２・・・第２の電圧降下回路、 ３・・・降下電圧検出部、 ４・・・切換部、Ｊ、、Ｊ
、・・・接続点、Ｊｌ！・・・電圧降下端子、Ｒ，、Ｒ
，、Ｒ１，Ｒ，・・・抵抗素子、Ｔ ＋ 、 Ｔ ｔ・
・・ｐチャネル型トランジスタ、Ｔ、、Ｔ、・・・ｎチ
ャネル型トランジスタ。
Claims (1)
- （１）電源電圧の略半分の値の降下電圧を電圧降下端子
に発生させて記憶部等へ供給する半導体記憶装置であっ
て、 高低いずれかのレベルをとる２値信号でオンオフ制御さ
れる第１の型のスイッチと低抵抗の抵抗素子とを電源と
グランドとの間に２組直列に接続して構成した第１の電
圧降下回路と、 高低いずれかのレベルをとる２値信号で上記第１の型の
スイッチと相補にオンオフ制御される第２の型のスイッ
チと高抵抗の抵抗素子とを電源とグランドとの間に２組
直列に接続して構成した第２の電圧降下回路を備え、 上記第１の電圧降下回路の２組の間の接続点と上記第２
の電圧降下回路の２組の間の接続点とを接続して電圧降
下端子となすと共に、 上記電圧降下端子に生じた降下電圧を受けて、受けた降
下電圧が予め設定された基準値よりも大きいか小さいか
を検出して、検出結果を表わす信号を出力する降下電圧
検出部と、上記検出結果を表わす信号を受けて、受けた
信号に基づいて高低いずれかのレベルをとる２値信号を
上記第１、第２の電圧降下回路の各スイッチへ出力して
、上記降下電圧が上記基準値よりも大きいとき上記第１
の電圧降下回路の第１の型のスイッチをオフ、第２の電
圧降下回路の第２の型のスイッチをオンする一方、上記
降下電圧が上記基準値よりも小さいとき上記第１の電圧
降下回路の第１の型のスイッチをオン、第２の電圧降下
回路の第２の型のスイッチをオフする切換部を備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205735A JPH0491466A (ja) | 1990-08-01 | 1990-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205735A JPH0491466A (ja) | 1990-08-01 | 1990-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491466A true JPH0491466A (ja) | 1992-03-24 |
Family
ID=16511800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2205735A Pending JPH0491466A (ja) | 1990-08-01 | 1990-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0491466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07506647A (ja) * | 1992-05-15 | 1995-07-20 | オービタル、エンジン、カンパニー（オーストラリア）、プロプライエタリ、リミテッド | 内燃エンジンのための燃料／ガス分配装置 |
| KR100259065B1 (ko) * | 1992-06-11 | 2000-06-15 | 김영환 | Ccd 영상소자 |
-
1990
- 1990-08-01 JP JP2205735A patent/JPH0491466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07506647A (ja) * | 1992-05-15 | 1995-07-20 | オービタル、エンジン、カンパニー（オーストラリア）、プロプライエタリ、リミテッド | 内燃エンジンのための燃料／ガス分配装置 |
| KR100259065B1 (ko) * | 1992-06-11 | 2000-06-15 | 김영환 | Ccd 영상소자 |
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