JPH081750B2 - 半導体メモリ装置のリフレッシュタイマ - Google Patents
半導体メモリ装置のリフレッシュタイマInfo
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- JPH081750B2 JPH081750B2 JP4338487A JP33848792A JPH081750B2 JP H081750 B2 JPH081750 B2 JP H081750B2 JP 4338487 A JP4338487 A JP 4338487A JP 33848792 A JP33848792 A JP 33848792A JP H081750 B2 JPH081750 B2 JP H081750B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、リフレッシュ動作におけるリフレッシュ周期
を設定するためのリフレッシュタイマに関するものであ
る。
し、特に、リフレッシュ動作におけるリフレッシュ周期
を設定するためのリフレッシュタイマに関するものであ
る。
【０００２】
【従来の技術】半導体メモリ装置のうち、例えばダイナ
ミックＲＡＭや疑似スタティックＲＡＭのように、メモ
リセルが一つのストレージキャパシタと一つのアクセス
トランジスタとから構成される場合、ストレージキャパ
シタに記憶されているデータは時間経過と共に失われて
いくので、データを継続して保持するためにデータ保持
動作を行わなければならない。このデータ保持動作は、
通常、大きい基板バイアス電圧を印加して基板の漏洩電
流によるストレージキャパシタからのデータ流失を防止
する基板バイアス動作と、一定の周期ですべてのメモリ
セルに対して再書込み動作を行いデータを回復させるリ
フレッシュ動作に分けることができる。このうちのリフ
レッシュ動作は、高集積・大容量化されると共により低
い動作電圧を採用するようになった半導体メモリ装置に
おいて、一層重視されるべき事項となっている。このよ
うなリフレッシュ動作は所定の周期で定期的に行なわれ
るようになっており、この周期はリフレッシュタイマに
よって制御されている。
ミックＲＡＭや疑似スタティックＲＡＭのように、メモ
リセルが一つのストレージキャパシタと一つのアクセス
トランジスタとから構成される場合、ストレージキャパ
シタに記憶されているデータは時間経過と共に失われて
いくので、データを継続して保持するためにデータ保持
動作を行わなければならない。このデータ保持動作は、
通常、大きい基板バイアス電圧を印加して基板の漏洩電
流によるストレージキャパシタからのデータ流失を防止
する基板バイアス動作と、一定の周期ですべてのメモリ
セルに対して再書込み動作を行いデータを回復させるリ
フレッシュ動作に分けることができる。このうちのリフ
レッシュ動作は、高集積・大容量化されると共により低
い動作電圧を採用するようになった半導体メモリ装置に
おいて、一層重視されるべき事項となっている。このよ
うなリフレッシュ動作は所定の周期で定期的に行なわれ
るようになっており、この周期はリフレッシュタイマに
よって制御されている。
【０００３】一方、ノートブック形コンピュータのよう
にバッテリーから電源電圧を供給する場合においては、
動作電圧モードを数種類（現在では２種類のモード）設
けるようにしている。これはすなわち、バッテリーが最
初のうちは充分な電圧を供給できるので、例えば５Ｖの
動作電圧モードを使用しておき、バッテリーの消耗によ
り供給電圧が低下してきた場合には、例えば３．３Ｖの
動作電圧モードに切替えることにより、バッテリーの寿
命を延長し、また誤動作等を防止するためである。
にバッテリーから電源電圧を供給する場合においては、
動作電圧モードを数種類（現在では２種類のモード）設
けるようにしている。これはすなわち、バッテリーが最
初のうちは充分な電圧を供給できるので、例えば５Ｖの
動作電圧モードを使用しておき、バッテリーの消耗によ
り供給電圧が低下してきた場合には、例えば３．３Ｖの
動作電圧モードに切替えることにより、バッテリーの寿
命を延長し、また誤動作等を防止するためである。
【０００４】図１０に、このようなバッテリーにより動
作するコンピュータに用いられる半導体メモリ装置のリ
フレッシュタイマの従来例のブロック図を示す。このよ
うな構成については、YASUHIRO KONISHI等が、“IEEE J
OURNAL OF SOLID-STATE CIRCUIT. VOL.25,NO.5.OCTOBER
1990"に掲載の論文“A 38-ns 4-Mb DRAM with a Batte
ry-Backup (BBU) Mode”で開示している。
作するコンピュータに用いられる半導体メモリ装置のリ
フレッシュタイマの従来例のブロック図を示す。このよ
うな構成については、YASUHIRO KONISHI等が、“IEEE J
OURNAL OF SOLID-STATE CIRCUIT. VOL.25,NO.5.OCTOBER
1990"に掲載の論文“A 38-ns 4-Mb DRAM with a Batte
ry-Backup (BBU) Mode”で開示している。
【０００５】同図に示すようにリフレッシュタイマは、
信号バーΦＲＦＨ〔ロウアドレスストローブ信号（反転
ＲＡＳ）が活性化される前にカラムアドレスストローブ
信号（反転ＣＡＳ）が活性化されるときにエネーブルと
される信号〕により動作する発振器１とカウンタステー
ジ２とから構成されている。発振器１は信号バーΦＲＦ
Ｈにより動作して数μｓ（μｓ：１０-6ｓｅｃ）の周期
を有するパルス信号を発生する。このパルス信号の周期
はリフレッシュ周期として使用するには短かすぎるの
で、該パルス信号を多数のカウンタから構成されたカウ
ンタステージ２に入力して十分に周期を長くすることで
最終的にリフレッシュ周期として使用できる周期のパル
ス信号を生成する。
信号バーΦＲＦＨ〔ロウアドレスストローブ信号（反転
ＲＡＳ）が活性化される前にカラムアドレスストローブ
信号（反転ＣＡＳ）が活性化されるときにエネーブルと
される信号〕により動作する発振器１とカウンタステー
ジ２とから構成されている。発振器１は信号バーΦＲＦ
Ｈにより動作して数μｓ（μｓ：１０-6ｓｅｃ）の周期
を有するパルス信号を発生する。このパルス信号の周期
はリフレッシュ周期として使用するには短かすぎるの
で、該パルス信号を多数のカウンタから構成されたカウ
ンタステージ２に入力して十分に周期を長くすることで
最終的にリフレッシュ周期として使用できる周期のパル
ス信号を生成する。
【０００６】ところが、このようなリフレッシュタイマ
では、動作電圧の変動への対応に関して限界がある。す
なわち、動作電圧に対するリフレッシュ周期設定につい
ての柔軟性がなく、パルス信号が望ましくない周期とな
る場合に対する配慮がなされていないので、動作電圧の
変動に応じてリフレッシュ周期が過剰に変化してしまう
場合に対処しきれないという問題が生じる。これを理解
するために、動作電圧変動に対する発振器から出力され
るパルス信号の周期の変化を図１１に示した。動作電圧
が３Ｖと４Ｖの各場合に対し、パルス信号は異なる周期
となるので、これによりリフレッシュ周期も変化するこ
とになる。このとき、低動作電圧モードでリフレッシュ
周期が規格限界を外れて長くなり、リフレッシュ動作が
完全に行われない場合が生じる。すなわち、図１１に示
すように、例えば４Ｖの動作電圧に対してリフレッシュ
周期が設定されていると、このリフレッシュ周期は３Ｖ
で略２倍になるため、リフレッシュ動作が円滑に行われ
ないという問題を生じることになる。
では、動作電圧の変動への対応に関して限界がある。す
なわち、動作電圧に対するリフレッシュ周期設定につい
ての柔軟性がなく、パルス信号が望ましくない周期とな
る場合に対する配慮がなされていないので、動作電圧の
変動に応じてリフレッシュ周期が過剰に変化してしまう
場合に対処しきれないという問題が生じる。これを理解
するために、動作電圧変動に対する発振器から出力され
るパルス信号の周期の変化を図１１に示した。動作電圧
が３Ｖと４Ｖの各場合に対し、パルス信号は異なる周期
となるので、これによりリフレッシュ周期も変化するこ
とになる。このとき、低動作電圧モードでリフレッシュ
周期が規格限界を外れて長くなり、リフレッシュ動作が
完全に行われない場合が生じる。すなわち、図１１に示
すように、例えば４Ｖの動作電圧に対してリフレッシュ
周期が設定されていると、このリフレッシュ周期は３Ｖ
で略２倍になるため、リフレッシュ動作が円滑に行われ
ないという問題を生じることになる。
【０００７】
【発明が解決しようとする課題】したがって本発明で
は、数種類の動作電圧モードに対して一定のリフレッシ
ュ周期を設定できるようなリフレッシュタイマを提供す
ることを目的とする。また、動作電圧の変動に関係なく
一定のリフレッシュ周期を設定できるようなリフレッシ
ュタイマを提供することも目的とする。
は、数種類の動作電圧モードに対して一定のリフレッシ
ュ周期を設定できるようなリフレッシュタイマを提供す
ることを目的とする。また、動作電圧の変動に関係なく
一定のリフレッシュ周期を設定できるようなリフレッシ
ュタイマを提供することも目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明では、数種類の動作電圧モードを有する
半導体メモリ装置のリフレッシュタイマにおいて、数種
類の動作電圧モードに対するリフレッシュ周期の変化を
抑制するために、各動作電圧に対応させて、同じ周期の
パルス信号を出力する発振器を用意し、該発振器のう
ち、使用中の動作電圧に対応する発振器を選択的に動作
させてパルス信号を発生し、これを基にリフレッシュ周
期設定信号を発生するようになっていることを特徴とす
る。
るために本発明では、数種類の動作電圧モードを有する
半導体メモリ装置のリフレッシュタイマにおいて、数種
類の動作電圧モードに対するリフレッシュ周期の変化を
抑制するために、各動作電圧に対応させて、同じ周期の
パルス信号を出力する発振器を用意し、該発振器のう
ち、使用中の動作電圧に対応する発振器を選択的に動作
させてパルス信号を発生し、これを基にリフレッシュ周
期設定信号を発生するようになっていることを特徴とす
る。
【０００９】また、データ保持動作を行うためのリフレ
ッシュ開始信号を入力とする発振器と、該発振器の出力
信号に応答して動作する多数のカウンタから構成される
カウンタステージとを有する半導体メモリ装置のリフレ
ッシュタイマにおいて、リフレッシュ開始信号の制御に
より動作してカウンタステージ内の異なるカウンタから
出力される信号を動作電圧に応じて選択的に入力とし、
該入力された信号を基にしてリフレッシュ周期設定信号
を出力する制御回路を備え、動作電圧の変動に対するリ
フレッシュ周期の変化が抑制されるようになっているこ
とを特徴とする。
ッシュ開始信号を入力とする発振器と、該発振器の出力
信号に応答して動作する多数のカウンタから構成される
カウンタステージとを有する半導体メモリ装置のリフレ
ッシュタイマにおいて、リフレッシュ開始信号の制御に
より動作してカウンタステージ内の異なるカウンタから
出力される信号を動作電圧に応じて選択的に入力とし、
該入力された信号を基にしてリフレッシュ周期設定信号
を出力する制御回路を備え、動作電圧の変動に対するリ
フレッシュ周期の変化が抑制されるようになっているこ
とを特徴とする。
【００１０】そして、このようなリフレッシュタイマに
おいて、多数の異なる動作電圧を検出してこれに応じた
信号を出力する始動回路を備えていることを特徴とす
る。
おいて、多数の異なる動作電圧を検出してこれに応じた
信号を出力する始動回路を備えていることを特徴とす
る。
【００１１】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、共通の要素には同じ符号
を付し、重複する説明は省略する。
参照して詳細に説明する。尚、共通の要素には同じ符号
を付し、重複する説明は省略する。
【００１２】第１実施例（図１〜図７） 図１に示すのは、本発明によるリフレッシュタイマの第
１実施例のブロック図である。そして図１の制御回路２
００Ａの具体的回路の実施例を図２に示し、その動作タ
イミングを図３に示す。また、図１の始動回路ステージ
１００Ａ、発振器ステージ３００Ａ、及びカウンタステ
ージ４００Ａの各具体的回路の実施例を図４〜図６にそ
れぞれ示す。
１実施例のブロック図である。そして図１の制御回路２
００Ａの具体的回路の実施例を図２に示し、その動作タ
イミングを図３に示す。また、図１の始動回路ステージ
１００Ａ、発振器ステージ３００Ａ、及びカウンタステ
ージ４００Ａの各具体的回路の実施例を図４〜図６にそ
れぞれ示す。
【００１３】図１のブロック図から説明する。リフレッ
シュタイマは、電源電圧（Ｖｃｃ）端に接続され、ｎ種
類の動作電圧モードと同じ数だけ用意される始動回路を
備える始動回路ステージ１００Ａと、始動回路ステージ
１００Ａの出力信号ＶＣＣＨ１〜ＶＣＣＨｎを入力と
し、リフレッシュ開始信号バーΦＲＦＨによって動作し
て各動作電圧モードに対応した制御信号ΦＴＭＯＮ１〜
ΦＴＭＯＮｎを出力する制御回路２００Ａと、制御信号
ΦＴＭＯＮ１〜ΦＴＭＯＮｎのそれぞれを入力とし、制
御信号ΦＴＭＯＮ１〜ΦＴＭＯＮｎと同じ数だけ用意さ
れる発振器を備える発振器ステージ３００Ａと、発振器
ステージ３００Ａの出力信号ΦＯＳＣに応答してリフレ
ッシュ周期設定信号を出力するカウンタステージ４００
Ａとから構成されている。
シュタイマは、電源電圧（Ｖｃｃ）端に接続され、ｎ種
類の動作電圧モードと同じ数だけ用意される始動回路を
備える始動回路ステージ１００Ａと、始動回路ステージ
１００Ａの出力信号ＶＣＣＨ１〜ＶＣＣＨｎを入力と
し、リフレッシュ開始信号バーΦＲＦＨによって動作し
て各動作電圧モードに対応した制御信号ΦＴＭＯＮ１〜
ΦＴＭＯＮｎを出力する制御回路２００Ａと、制御信号
ΦＴＭＯＮ１〜ΦＴＭＯＮｎのそれぞれを入力とし、制
御信号ΦＴＭＯＮ１〜ΦＴＭＯＮｎと同じ数だけ用意さ
れる発振器を備える発振器ステージ３００Ａと、発振器
ステージ３００Ａの出力信号ΦＯＳＣに応答してリフレ
ッシュ周期設定信号を出力するカウンタステージ４００
Ａとから構成されている。
【００１４】このようなリフレッシュタイマは、例えば
２以上の動作電圧モードが存在するときに、その動作電
圧モードと同じ数だけ始動回路が始動回路ステージ１０
０Ａに用意され、そして動作電圧モードに応じて始動回
路ステージ１００Ａの出力信号ＶＣＣＨ１〜ＶＣＣＨｎ
（ｎ＝２以上）が制御回路２００Ａに入力され、この制
御回路２００Ａから信号ＶＣＣＨ１〜ＶＣＣＨｎに応答
して制御信号ΦＴＭＯＮ１〜ΦＴＭＯＮｎが出力され
る。この制御信号ΦＴＭＯＮ１〜ΦＴＭＯＮｎを用い
て、動作電圧モードに関係なく一定の周期のパルス信号
ΦＯＳＣを発生するように設計された発振器ステージ３
００Ａを使用してリフレッシュ周期を作るものである。
すなわち、発振器ステージ３００Ａに用意されたｎ個の
発振器のうちのいずれかが、始動回路ステージ１００Ａ
の出力信号ＶＣＣＨ１、ＶＣＣＨ２、…、ＶＣＣＨｎに
応じて選択されて動作するようになっており、これらｎ
個の発振器のそれぞれは、ｎ種類の動作電圧のいずれか
により動作するが、出力されるパルス信号ΦＯＳＣは同
じ周期をもつように設計されている。そして、このよう
な発振器ステージ３００Ａの出力信号ΦＯＳＣがカウン
タステージ４００Ａを通過して希望のリフレッシュ周期
に相当する周期のリフレッシュ周期設定信号が最終的に
発生される。
２以上の動作電圧モードが存在するときに、その動作電
圧モードと同じ数だけ始動回路が始動回路ステージ１０
０Ａに用意され、そして動作電圧モードに応じて始動回
路ステージ１００Ａの出力信号ＶＣＣＨ１〜ＶＣＣＨｎ
（ｎ＝２以上）が制御回路２００Ａに入力され、この制
御回路２００Ａから信号ＶＣＣＨ１〜ＶＣＣＨｎに応答
して制御信号ΦＴＭＯＮ１〜ΦＴＭＯＮｎが出力され
る。この制御信号ΦＴＭＯＮ１〜ΦＴＭＯＮｎを用い
て、動作電圧モードに関係なく一定の周期のパルス信号
ΦＯＳＣを発生するように設計された発振器ステージ３
００Ａを使用してリフレッシュ周期を作るものである。
すなわち、発振器ステージ３００Ａに用意されたｎ個の
発振器のうちのいずれかが、始動回路ステージ１００Ａ
の出力信号ＶＣＣＨ１、ＶＣＣＨ２、…、ＶＣＣＨｎに
応じて選択されて動作するようになっており、これらｎ
個の発振器のそれぞれは、ｎ種類の動作電圧のいずれか
により動作するが、出力されるパルス信号ΦＯＳＣは同
じ周期をもつように設計されている。そして、このよう
な発振器ステージ３００Ａの出力信号ΦＯＳＣがカウン
タステージ４００Ａを通過して希望のリフレッシュ周期
に相当する周期のリフレッシュ周期設定信号が最終的に
発生される。
【００１５】図２に示すのは、動作電圧モードに従って
出力される始動回路ステージ１００Ａの出力信号ＶＣＣ
Ｈ１〜ＶＣＣＨｎのそれぞれに応答する制御信号ΦＴＭ
ＯＮ１〜ΦＴＭＯＮｎを出力する制御回路２００Ａ（同
図の場合ｎ＝２）についての具体的回路である。このよ
うな信号ＶＣＣＨ１〜ＶＣＣＨｎは、後述するように、
図４の始動回路のトランジスタＭ１、Ｍ２のサイズを調
節することによりそれぞれ異なる状態とされる。図２に
示すように制御回路２００Ａは、始動回路ステージ１０
０Ａの出力信号のうちの信号ＶＣＣＨ１を一方の入力と
し、リフレッシュ開始信号バーΦＲＦＨを第１インバー
タ１１を介して他方の入力とする第１ＮＡＮＤゲート１
２と、第１ＮＡＮＤゲート１２の出力信号を一方の入力
とし、始動回路ステージ１００Ａの出力信号のうちの信
号ＶＣＣＨ２を他方の入力として制御信号ΦＴＭＯＮ１
を出力するＮＯＲゲート１３と、リフレッシュ開始信号
バーΦＲＦＨを第１インバータ１１を介して一方の入力
とし、始動回路ステージ１００Ａの出力信号のうちの信
号ＶＣＣＨ２を他方の入力として第２インバータ１５を
介して制御信号ΦＴＭＯＮ２を出力する第２ＮＡＮＤゲ
ート１４とから構成される。
出力される始動回路ステージ１００Ａの出力信号ＶＣＣ
Ｈ１〜ＶＣＣＨｎのそれぞれに応答する制御信号ΦＴＭ
ＯＮ１〜ΦＴＭＯＮｎを出力する制御回路２００Ａ（同
図の場合ｎ＝２）についての具体的回路である。このよ
うな信号ＶＣＣＨ１〜ＶＣＣＨｎは、後述するように、
図４の始動回路のトランジスタＭ１、Ｍ２のサイズを調
節することによりそれぞれ異なる状態とされる。図２に
示すように制御回路２００Ａは、始動回路ステージ１０
０Ａの出力信号のうちの信号ＶＣＣＨ１を一方の入力と
し、リフレッシュ開始信号バーΦＲＦＨを第１インバー
タ１１を介して他方の入力とする第１ＮＡＮＤゲート１
２と、第１ＮＡＮＤゲート１２の出力信号を一方の入力
とし、始動回路ステージ１００Ａの出力信号のうちの信
号ＶＣＣＨ２を他方の入力として制御信号ΦＴＭＯＮ１
を出力するＮＯＲゲート１３と、リフレッシュ開始信号
バーΦＲＦＨを第１インバータ１１を介して一方の入力
とし、始動回路ステージ１００Ａの出力信号のうちの信
号ＶＣＣＨ２を他方の入力として第２インバータ１５を
介して制御信号ΦＴＭＯＮ２を出力する第２ＮＡＮＤゲ
ート１４とから構成される。
【００１６】このような制御回路２００Ａの動作につい
て図３Ａ、Ｂを参照して説明する。説明の前に、図２は
動作電圧モードが２種類ある場合を示したもので、した
がって発振器ステージ３００Ａの発振器も各モード用に
２個用意されている。また、以下の説明で使用する“低
動作電圧”は、バッテリーから供給される電源電圧のレ
ベルが（チップの電源電圧が５Ｖである場合に）バッテ
リーの消耗等によって５Ｖとならず、それより低く供給
されるときに設定される動作電圧を表し、“高動作電
圧”は、バッテリーから供給される電源電圧のレベルが
十分に５Ｖ以上で供給されるときに設定される動作電圧
を表す。
て図３Ａ、Ｂを参照して説明する。説明の前に、図２は
動作電圧モードが２種類ある場合を示したもので、した
がって発振器ステージ３００Ａの発振器も各モード用に
２個用意されている。また、以下の説明で使用する“低
動作電圧”は、バッテリーから供給される電源電圧のレ
ベルが（チップの電源電圧が５Ｖである場合に）バッテ
リーの消耗等によって５Ｖとならず、それより低く供給
されるときに設定される動作電圧を表し、“高動作電
圧”は、バッテリーから供給される電源電圧のレベルが
十分に５Ｖ以上で供給されるときに設定される動作電圧
を表す。
【００１７】（ｉ）“低動作電圧”モードの場合を図３
Ａに示す。この場合、始動回路ステージ１００Ａの出力
信号ＶＣＣＨ１が論理“ハイ”となり、信号ＶＣＣＨ２
は論理“ロウ”となる（これについては図４を用いて後
述する）。このとき、信号ＶＣＣＨ１は“低動作電圧”
モード用始動回路からの出力信号であり、信号ＶＣＣＨ
２は“高動作電圧”モード用始動回路からの出力信号で
ある。そして、発振器ステージ３００Ａの“低動作電
圧”モード用発振器のみ動作させるように、リフレッシ
ュ開始信号バーΦＲＦＨが論理“ロウ”となったときに
制御信号ΦＴＭＯＮ１のみ論理“ハイ”となる。
Ａに示す。この場合、始動回路ステージ１００Ａの出力
信号ＶＣＣＨ１が論理“ハイ”となり、信号ＶＣＣＨ２
は論理“ロウ”となる（これについては図４を用いて後
述する）。このとき、信号ＶＣＣＨ１は“低動作電圧”
モード用始動回路からの出力信号であり、信号ＶＣＣＨ
２は“高動作電圧”モード用始動回路からの出力信号で
ある。そして、発振器ステージ３００Ａの“低動作電
圧”モード用発振器のみ動作させるように、リフレッシ
ュ開始信号バーΦＲＦＨが論理“ロウ”となったときに
制御信号ΦＴＭＯＮ１のみ論理“ハイ”となる。
【００１８】（ii）“高動作電圧”モードの場合を図３
Ｂに示す。この場合、始動回路ステージ１００Ａの出力
信号ＶＣＣＨ２が論理“ハイ”になる。このとき、制御
信号ΦＴＭＯＮ１は論理“ロウ”になり、制御信号ΦＴ
ＭＯＮ２は論理“ハイ”になる。この結果、発振器ステ
ージ３００Ａの“高動作電圧”モード用発振器のみが動
作する。
Ｂに示す。この場合、始動回路ステージ１００Ａの出力
信号ＶＣＣＨ２が論理“ハイ”になる。このとき、制御
信号ΦＴＭＯＮ１は論理“ロウ”になり、制御信号ΦＴ
ＭＯＮ２は論理“ハイ”になる。この結果、発振器ステ
ージ３００Ａの“高動作電圧”モード用発振器のみが動
作する。
【００１９】上記（ｉ）及び（ii）のような方法は、異
なった動作電圧モードに対して同じ周期のパルス信号を
生成するようにそれぞれ設計された２個の発振器のう
ち、動作電圧に適合する方を選択するものである。
なった動作電圧モードに対して同じ周期のパルス信号を
生成するようにそれぞれ設計された２個の発振器のう
ち、動作電圧に適合する方を選択するものである。
【００２０】図１の始動回路ステージ１００Ａ、発振器
ステージ３００Ａ、及びカウンタステージ４００Ａの具
体的回路の実施例をそれぞれ図４〜図６に示し、発振器
ステージ３００Ａとカウンタステージ４００Ａとの接続
についての実施例を図７に示して説明する。
ステージ３００Ａ、及びカウンタステージ４００Ａの具
体的回路の実施例をそれぞれ図４〜図６に示し、発振器
ステージ３００Ａとカウンタステージ４００Ａとの接続
についての実施例を図７に示して説明する。
【００２１】まず、図４に示す始動回路ステージ１００
Ａについて説明する。尚、同図は始動回路ステージ１０
０Ａに用意される始動回路のうちの一つを代表的に示し
ている。図１の構成を実現するためには、バッテリーか
ら供給される電源電圧のレベルを正確に検出し、これに
正確に応じる信号ＶＣＣＨ（ＶＣＣＨ１、ＶＣＣＨ２、
…、ＶＣＣＨｎ）を出力できる能力をもつ始動回路が必
要である。図示のように始動回路は、電源電圧（Ｖｃ
ｃ）端にチャネルの一端が接続された抵抗素子としての
トランジスタＭ１と、トランジスタＭ１のチャネルの他
端にゲート電極が接続されたキャパシタとしてのトラン
ジスタＭ２と、トランジスタＭ１とトランジスタＭ２と
の共通接続点に制御入力端が接続されたトランジスタ２
３、２４からなるインバータと、該インバータ（２３、
２４）の出力端から接続されたドライバ（２７〜３１）
と、トランジスタＭ１とトランジスタＭ２との共通接続
点のフローティングを防止するためのトランジスタ２
１、２２からなる第１フローティング防止回路と、イン
バータ（２３、２４）の出力端のフローティングを防止
するためのトランジスタ２５、２６からなる第２フロー
ティング防止回路と、ドライバ（２７〜３１）の出力端
のフローティングを防止するためのトランジスタ３２、
３３からなる第３フローティング防止回路とから構成さ
れる。トランジスタＭ１はＰＭＯＳトランジスタ、トラ
ンジスタＭ２はＮＭＯＳトランジスタを用い、そしてド
ライバ（２７〜３１）はＣＭＯＳインバータを用いて実
施している。
Ａについて説明する。尚、同図は始動回路ステージ１０
０Ａに用意される始動回路のうちの一つを代表的に示し
ている。図１の構成を実現するためには、バッテリーか
ら供給される電源電圧のレベルを正確に検出し、これに
正確に応じる信号ＶＣＣＨ（ＶＣＣＨ１、ＶＣＣＨ２、
…、ＶＣＣＨｎ）を出力できる能力をもつ始動回路が必
要である。図示のように始動回路は、電源電圧（Ｖｃ
ｃ）端にチャネルの一端が接続された抵抗素子としての
トランジスタＭ１と、トランジスタＭ１のチャネルの他
端にゲート電極が接続されたキャパシタとしてのトラン
ジスタＭ２と、トランジスタＭ１とトランジスタＭ２と
の共通接続点に制御入力端が接続されたトランジスタ２
３、２４からなるインバータと、該インバータ（２３、
２４）の出力端から接続されたドライバ（２７〜３１）
と、トランジスタＭ１とトランジスタＭ２との共通接続
点のフローティングを防止するためのトランジスタ２
１、２２からなる第１フローティング防止回路と、イン
バータ（２３、２４）の出力端のフローティングを防止
するためのトランジスタ２５、２６からなる第２フロー
ティング防止回路と、ドライバ（２７〜３１）の出力端
のフローティングを防止するためのトランジスタ３２、
３３からなる第３フローティング防止回路とから構成さ
れる。トランジスタＭ１はＰＭＯＳトランジスタ、トラ
ンジスタＭ２はＮＭＯＳトランジスタを用い、そしてド
ライバ（２７〜３１）はＣＭＯＳインバータを用いて実
施している。
【００２２】図４の構成要素のうち、トランジスタＭ
１、Ｍ２が“低動作電圧”、又は“高動作電圧”を感知
する実質的な手段である。電源が接続されて電源電圧
（Ｖｃｃ）が上昇し、特定のレベルに達すると、信号Ｖ
ＣＣＨは点線ブロックＡ−ａに示すように論理“ハイ”
に遷移する。この信号ＶＣＣＨが論理“ハイ”に遷移す
るレベルは、トランジスタＭ１、Ｍ２のサイズを調整す
ることで設定できる。すなわち、トランジスタＭ１、Ｍ
２によるＲＣ時定数によってインバータ（２３、２４）
のトリガポイントが定められるのはこの分野でよく知ら
れていることである。したがって、トランジスタＭ１、
Ｍ２のＲＣ値を調整することによって電源電圧の特定レ
ベルでインバータ（２３、２４）は出力遷移を生じ、こ
れにより信号ＶＣＣＨが生成される。
１、Ｍ２が“低動作電圧”、又は“高動作電圧”を感知
する実質的な手段である。電源が接続されて電源電圧
（Ｖｃｃ）が上昇し、特定のレベルに達すると、信号Ｖ
ＣＣＨは点線ブロックＡ−ａに示すように論理“ハイ”
に遷移する。この信号ＶＣＣＨが論理“ハイ”に遷移す
るレベルは、トランジスタＭ１、Ｍ２のサイズを調整す
ることで設定できる。すなわち、トランジスタＭ１、Ｍ
２によるＲＣ時定数によってインバータ（２３、２４）
のトリガポイントが定められるのはこの分野でよく知ら
れていることである。したがって、トランジスタＭ１、
Ｍ２のＲＣ値を調整することによって電源電圧の特定レ
ベルでインバータ（２３、２４）は出力遷移を生じ、こ
れにより信号ＶＣＣＨが生成される。
【００２３】例えば、トランジスタＭ１の抵抗値を小く
すると、電源電圧に応じてインバータ（２３、２４）の
ゲート電圧レベルはすぐ十分に上昇し、これによってイ
ンバータ（２３、２４）のトランジスタ２４が導通して
インバータ（２３、２４）の出力電圧レベルが論理“ロ
ウ”に遷移し、これがドライバ（２７〜３１）を通じて
増幅された後、論理“ハイ”の信号ＶＣＣＨが生成され
る。すなわち、トランジスタＭ１に入力される電源電圧
のレベルが低い場合でもすぐに論理“ハイ”の信号ＶＣ
ＣＨを得ることができる。
すると、電源電圧に応じてインバータ（２３、２４）の
ゲート電圧レベルはすぐ十分に上昇し、これによってイ
ンバータ（２３、２４）のトランジスタ２４が導通して
インバータ（２３、２４）の出力電圧レベルが論理“ロ
ウ”に遷移し、これがドライバ（２７〜３１）を通じて
増幅された後、論理“ハイ”の信号ＶＣＣＨが生成され
る。すなわち、トランジスタＭ１に入力される電源電圧
のレベルが低い場合でもすぐに論理“ハイ”の信号ＶＣ
ＣＨを得ることができる。
【００２４】一方、トランジスタＭ１の抵抗値を大きく
すると、インバータ（２３、２４）のゲート電圧レベル
は上昇しにくくなり、したがってトランジスタ２４は電
源電圧のレベルが十分に高くならなければ導通しないの
で、ある程度電源電圧が高くなければインバータ（２
３、２４）の出力電圧レベルは論理“ロウ”にトリガさ
れなくなる。すなわち、印加される電源電圧が所定のレ
ベル以上になったときに論理“ハイ”の信号ＶＣＣＨを
得ることができる。
すると、インバータ（２３、２４）のゲート電圧レベル
は上昇しにくくなり、したがってトランジスタ２４は電
源電圧のレベルが十分に高くならなければ導通しないの
で、ある程度電源電圧が高くなければインバータ（２
３、２４）の出力電圧レベルは論理“ロウ”にトリガさ
れなくなる。すなわち、印加される電源電圧が所定のレ
ベル以上になったときに論理“ハイ”の信号ＶＣＣＨを
得ることができる。
【００２５】例えば、動作電圧モードが５Ｖと３Ｖの２
種類ある場合、上記のようにしてトランジスタＭ１の抵
抗値を調整することで、動作電圧が４Ｖで印加されても
“高動作電圧”モード用始動回路は論理“ロウ”の信号
ＶＣＣＨを出力するようにできる。したがって、図２の
ように２種類の動作電圧モードに対して用いる場合に
は、“低動作電圧”を検出する始動回路（トランジスタ
Ｍ１の抵抗値が小さい）と、“高動作電圧”を検出する
始動回路（トランジスタＭ１の抵抗値が大きい）とを用
意することになる。
種類ある場合、上記のようにしてトランジスタＭ１の抵
抗値を調整することで、動作電圧が４Ｖで印加されても
“高動作電圧”モード用始動回路は論理“ロウ”の信号
ＶＣＣＨを出力するようにできる。したがって、図２の
ように２種類の動作電圧モードに対して用いる場合に
は、“低動作電圧”を検出する始動回路（トランジスタ
Ｍ１の抵抗値が小さい）と、“高動作電圧”を検出する
始動回路（トランジスタＭ１の抵抗値が大きい）とを用
意することになる。
【００２６】また、図４の回路では、安定した正確な出
力を得るために、インバータ（２３、２４）の制御電圧
と出力電圧、及び信号ＶＣＣＨの各フローティングが、
それぞれ第１フローティング防止回路（２１、２２）、
第２フローティング防止回路（２５、２６）、及び第３
フローティング防止回路（３３、３４）によって防止さ
れるようになっている。
力を得るために、インバータ（２３、２４）の制御電圧
と出力電圧、及び信号ＶＣＣＨの各フローティングが、
それぞれ第１フローティング防止回路（２１、２２）、
第２フローティング防止回路（２５、２６）、及び第３
フローティング防止回路（３３、３４）によって防止さ
れるようになっている。
【００２７】図５に発振器ステージ３００Ａの具体的回
路の実施例を示す。尚、同図は、発振器ステージ３００
Ａに用意される各発振器のうちの一つを代表的に示して
いる。また、この実施例の場合、図示のように各発振器
はリング発振器とされている。このリング発振器にはこ
の分野で公知の回路構成を用いることで容易に本発明の
効果を達成できる。図５に示す発振器も図２のように２
種類の動作電圧モードがある場合、２個用意される。ま
た、制御回路２００Ａから出力される制御信号をΦＴＭ
ＯＮとして示しているが、図２のように２種類の動作電
圧モードがある場合、これは制御信号ΦＴＭＯＮ１又は
制御信号ΦＴＭＯＮ２を表すものである。そして、制御
信号ΦＴＭＯＮ１を入力とする発振器の出力信号と制御
信号ΦＴＭＯＮ２を入力とするリング発振器の出力信号
とは、その周期が等しくなるように設計されている。
路の実施例を示す。尚、同図は、発振器ステージ３００
Ａに用意される各発振器のうちの一つを代表的に示して
いる。また、この実施例の場合、図示のように各発振器
はリング発振器とされている。このリング発振器にはこ
の分野で公知の回路構成を用いることで容易に本発明の
効果を達成できる。図５に示す発振器も図２のように２
種類の動作電圧モードがある場合、２個用意される。ま
た、制御回路２００Ａから出力される制御信号をΦＴＭ
ＯＮとして示しているが、図２のように２種類の動作電
圧モードがある場合、これは制御信号ΦＴＭＯＮ１又は
制御信号ΦＴＭＯＮ２を表すものである。そして、制御
信号ΦＴＭＯＮ１を入力とする発振器の出力信号と制御
信号ΦＴＭＯＮ２を入力とするリング発振器の出力信号
とは、その周期が等しくなるように設計されている。
【００２８】“低動作電圧”モードでは、制御信号ΦＴ
ＭＯＮ１を入力とする発振器が動作し、制御信号ΦＴＭ
ＯＮ２信号を入力とする発振器は動作しない。一方、
“高動作電圧”モードでは、制御信号ΦＴＭＯＮ１を入
力とする発振器は動作せず、制御信号ΦＴＭＯＮ２を入
力とする発振器が動作する。このとき、制御信号ΦＴＭ
ＯＮ１を入力とする発振器の出力信号の周期は、制御信
号ΦＴＭＯＮ２を入力とする発振器の出力信号の周期と
同じになるように設計されているので、動作電圧に応じ
て２個の発振器のいずれが動作しても、出力されるパル
ス信号ΦＯＳＣの周期は同じである。したがって後述の
カウンタステージ４００Ａには、“低動作電圧”、“高
動作電圧”のどちらにおいても同じ周期のパルス信号Φ
ＯＳＣが入力されるので、一定のリフレッシュ周期が提
供できる。
ＭＯＮ１を入力とする発振器が動作し、制御信号ΦＴＭ
ＯＮ２信号を入力とする発振器は動作しない。一方、
“高動作電圧”モードでは、制御信号ΦＴＭＯＮ１を入
力とする発振器は動作せず、制御信号ΦＴＭＯＮ２を入
力とする発振器が動作する。このとき、制御信号ΦＴＭ
ＯＮ１を入力とする発振器の出力信号の周期は、制御信
号ΦＴＭＯＮ２を入力とする発振器の出力信号の周期と
同じになるように設計されているので、動作電圧に応じ
て２個の発振器のいずれが動作しても、出力されるパル
ス信号ΦＯＳＣの周期は同じである。したがって後述の
カウンタステージ４００Ａには、“低動作電圧”、“高
動作電圧”のどちらにおいても同じ周期のパルス信号Φ
ＯＳＣが入力されるので、一定のリフレッシュ周期が提
供できる。
【００２９】図６にカウンタステージ４００Ａの具体的
回路の実施例を示す。この図６はカウンタステージ４０
０Ａに備えられた多数のカウンタのうちの一つのカウン
タを代表的に示したものである。信号ΦＣＮＴＲＳＴ
は、制御信号ΦＴＭＯＮが発生された後に反転され遅延
されたカウンタリセット信号である。図２のように２種
類の動作電圧モードがある場合、カウンタステージ４０
０Ａに入力されるパルス信号ΦＯＳＣは、制御信号ΦＴ
ＭＯＮ１を入力とする発振器又は制御信号ΦＴＭＯＮ２
を入力とする発振器のどちらかの出力信号である。この
ようなカウンタステージ４００Ａは、パルス信号ΦＯＳ
Ｃの周期を、点線ブロックＣ−ｃ内に示すように、リフ
レッシュ周期として使用できるよう変更して出力する。
回路の実施例を示す。この図６はカウンタステージ４０
０Ａに備えられた多数のカウンタのうちの一つのカウン
タを代表的に示したものである。信号ΦＣＮＴＲＳＴ
は、制御信号ΦＴＭＯＮが発生された後に反転され遅延
されたカウンタリセット信号である。図２のように２種
類の動作電圧モードがある場合、カウンタステージ４０
０Ａに入力されるパルス信号ΦＯＳＣは、制御信号ΦＴ
ＭＯＮ１を入力とする発振器又は制御信号ΦＴＭＯＮ２
を入力とする発振器のどちらかの出力信号である。この
ようなカウンタステージ４００Ａは、パルス信号ΦＯＳ
Ｃの周期を、点線ブロックＣ−ｃ内に示すように、リフ
レッシュ周期として使用できるよう変更して出力する。
【００３０】図７に、発振器ステージ３００Ａに用意さ
れた多数の発振器の出力信号のうちのいずれかを選択的
にカウンタステージ４００Ａに入力するようにした実施
例を示す。図示のように、図５のような発振器が多数用
意されている。そして各発振器に入力される制御信号Φ
ＴＭＯＮ１〜ΦＴＭＯＮｎは、発振器を動作させるだけ
でなく、各発振器の出力信号の伝送状態を制御する。す
なわち、例えば制御信号ΦＴＭＯＮ１が論理“ハイ”に
なるとき、制御信号ΦＴＭＯＮ１は、これを入力とする
発振器を動作させると同時に該発振器とカウンタステー
ジ４００Ａとの間のスイッチングトランジスタＴＧ１を
導通させ、該発振器の出力信号をカウンタステージ４０
０Ａに送るようにする。このとき、制御信号ΦＴＭＯＮ
２、…、ΦＴＭＯＮｎは論理“ロウ”となり、これらを
入力とする発振器は動作せず、またスイッチングトラン
ジスタＴＧ２、…、ＴＧｎは非導通となる。ただし、必
ずしもこの実施例のようにスイッチングトランジスタＴ
Ｇ１、ＴＧ２、…、ＴＧｎを用いる必要はなく、各発振
器の出力端をカウンタステージ４００Ａに直接接続する
ようにしてもよい。
れた多数の発振器の出力信号のうちのいずれかを選択的
にカウンタステージ４００Ａに入力するようにした実施
例を示す。図示のように、図５のような発振器が多数用
意されている。そして各発振器に入力される制御信号Φ
ＴＭＯＮ１〜ΦＴＭＯＮｎは、発振器を動作させるだけ
でなく、各発振器の出力信号の伝送状態を制御する。す
なわち、例えば制御信号ΦＴＭＯＮ１が論理“ハイ”に
なるとき、制御信号ΦＴＭＯＮ１は、これを入力とする
発振器を動作させると同時に該発振器とカウンタステー
ジ４００Ａとの間のスイッチングトランジスタＴＧ１を
導通させ、該発振器の出力信号をカウンタステージ４０
０Ａに送るようにする。このとき、制御信号ΦＴＭＯＮ
２、…、ΦＴＭＯＮｎは論理“ロウ”となり、これらを
入力とする発振器は動作せず、またスイッチングトラン
ジスタＴＧ２、…、ＴＧｎは非導通となる。ただし、必
ずしもこの実施例のようにスイッチングトランジスタＴ
Ｇ１、ＴＧ２、…、ＴＧｎを用いる必要はなく、各発振
器の出力端をカウンタステージ４００Ａに直接接続する
ようにしてもよい。
【００３１】第２実施例（図８〜図９） 図８に本発明によるリフレッシュタイマの第２実施例を
示す。そして図８の制御回路２００Ｂの具体的回路の実
施例を図９に示す。
示す。そして図８の制御回路２００Ｂの具体的回路の実
施例を図９に示す。
【００３２】この実施例のリフレッシュタイマは、電源
電圧（Ｖｃｃ）端に接続され、動作電圧モードと同じ数
だけ始動回路が用意された始動回路ステージ１００Ｂ
と、リフレッシュ開始信号バーΦＲＦＨにより動作して
パルス信号ΦＯＳＣを出力する発振器３００Ｂと、リフ
レッシュ開始信号バーΦＲＦＨにより制御され、発振器
３００Ｂの出力信号ΦＯＳＣに応答して周期の異なる信
号を出力する多数のカウンタから構成されるカウンタス
テージ４００Ｂと、始動回路ステージ１００Ｂの出力信
号ＶＣＣＨ１〜ＶＣＣＨｎとカウンタステージ４００Ｂ
の出力信号Ｑ１〜Ｑｎとを入力とし、リフレッシュ開始
信号バーΦＲＦＨに応じてリフレッシュ周期設定信号を
出力する制御回路２００Ｂとから構成されている。
電圧（Ｖｃｃ）端に接続され、動作電圧モードと同じ数
だけ始動回路が用意された始動回路ステージ１００Ｂ
と、リフレッシュ開始信号バーΦＲＦＨにより動作して
パルス信号ΦＯＳＣを出力する発振器３００Ｂと、リフ
レッシュ開始信号バーΦＲＦＨにより制御され、発振器
３００Ｂの出力信号ΦＯＳＣに応答して周期の異なる信
号を出力する多数のカウンタから構成されるカウンタス
テージ４００Ｂと、始動回路ステージ１００Ｂの出力信
号ＶＣＣＨ１〜ＶＣＣＨｎとカウンタステージ４００Ｂ
の出力信号Ｑ１〜Ｑｎとを入力とし、リフレッシュ開始
信号バーΦＲＦＨに応じてリフレッシュ周期設定信号を
出力する制御回路２００Ｂとから構成されている。
【００３３】この図８のような構成の特徴は、例えば２
以上の動作電圧モードがあるとき、始動回路ステージ１
００Ｂの始動回路を動作電圧モードと同じ数だけ用意
し、また発振器３００Ｂを従来同様一つだけ用意し、そ
して、カウンタステージ４００Ｂの出力信号Ｑ１、Ｑ
２、…、Ｑｎを制御回路２００Ｂに入力して、この制御
回路２００Ｂにおいて、動作電圧モードに応じて信号Ｑ
１、Ｑ２、…、Ｑｎのうちの希望するリフレッシュ周期
に相当する周期を有するものを選択するようになってい
ることである。つまり、カウンタステージ４００Ｂ内の
各カウンタの出力信号Ｑ１、Ｑ２、…、Ｑｎのうちの一
つが選択され、この選択された信号によりリフレッシュ
周期が設定される。
以上の動作電圧モードがあるとき、始動回路ステージ１
００Ｂの始動回路を動作電圧モードと同じ数だけ用意
し、また発振器３００Ｂを従来同様一つだけ用意し、そ
して、カウンタステージ４００Ｂの出力信号Ｑ１、Ｑ
２、…、Ｑｎを制御回路２００Ｂに入力して、この制御
回路２００Ｂにおいて、動作電圧モードに応じて信号Ｑ
１、Ｑ２、…、Ｑｎのうちの希望するリフレッシュ周期
に相当する周期を有するものを選択するようになってい
ることである。つまり、カウンタステージ４００Ｂ内の
各カウンタの出力信号Ｑ１、Ｑ２、…、Ｑｎのうちの一
つが選択され、この選択された信号によりリフレッシュ
周期が設定される。
【００３４】より詳細には、制御回路２００Ｂを動作さ
せると、発振器３００Ｂの出力信号ΦＯＳＣを順次２進
計数して得られる各出力信号Ｑ１、Ｑ２、…、Ｑｎのう
ち、リフレッシュ周期と同程度の周期を有する信号が制
御回路２００Ｂによって選択され、これにより、動作電
圧の変動によるリフレッシュ周期の変化を補償するよう
になっている。信号Ｑ１は発振器３００Ｂの出力信号Φ
ＯＳＣを２進計数したもの、信号Ｑ２は信号Ｑ１を２進
計数したものであり、そして信号Ｑｎは発振器３００Ｂ
の出力信号ΦＯＳＣを２n 計数したものである。例えば
２種類の動作電圧モードが設定されるとき、“高動作電
圧”モードでの発振器の出力信号ΦＯＳＣの周期が“低
動作電圧”モードの１／２である場合、“高動作電圧”
モードでは、カウンタステージ４００Ｂ内のｉ番目のカ
ウンタの出力信号Ｑｉの２倍の周期となるｉ＋１番目の
カウンタの出力信号Ｑｉ＋１を選択し、一方、“低動作
電圧”モードでは、カウンタステージ４００Ｂ内のｉ番
目のカウンタの出力信号Ｑｉを選択して、動作電圧の高
・低に関係なく同じ周期のリフレッシュ周期設定信号を
制御回路２００Ｂが出力する。
せると、発振器３００Ｂの出力信号ΦＯＳＣを順次２進
計数して得られる各出力信号Ｑ１、Ｑ２、…、Ｑｎのう
ち、リフレッシュ周期と同程度の周期を有する信号が制
御回路２００Ｂによって選択され、これにより、動作電
圧の変動によるリフレッシュ周期の変化を補償するよう
になっている。信号Ｑ１は発振器３００Ｂの出力信号Φ
ＯＳＣを２進計数したもの、信号Ｑ２は信号Ｑ１を２進
計数したものであり、そして信号Ｑｎは発振器３００Ｂ
の出力信号ΦＯＳＣを２n 計数したものである。例えば
２種類の動作電圧モードが設定されるとき、“高動作電
圧”モードでの発振器の出力信号ΦＯＳＣの周期が“低
動作電圧”モードの１／２である場合、“高動作電圧”
モードでは、カウンタステージ４００Ｂ内のｉ番目のカ
ウンタの出力信号Ｑｉの２倍の周期となるｉ＋１番目の
カウンタの出力信号Ｑｉ＋１を選択し、一方、“低動作
電圧”モードでは、カウンタステージ４００Ｂ内のｉ番
目のカウンタの出力信号Ｑｉを選択して、動作電圧の高
・低に関係なく同じ周期のリフレッシュ周期設定信号を
制御回路２００Ｂが出力する。
【００３５】図９に示すのはこのような制御回路２００
Ｂの具体的回路の実施例である。この制御回路２００Ｂ
は、図示のように、図２の回路に点線ブロック９−Ａの
回路を追加した構成とされている。点線ブロック９−Ａ
の回路は、カウンタステージ４００Ｂの出力信号Ｑｉ
（後述の信号Ｑｉ＋１を出力するカウンタの前段のカウ
ンタから出力される信号）を一方の入力とする第３ＮＡ
ＮＤゲート５６と、信号Ｑｉを２進計数した信号Ｑｉ＋
１（バッテリーから供給される電源電圧が正規の状態で
のレベルにあるときのリフレッシュ周期に相当する周期
をもつカウンタの出力信号）を一方の入力とする第４Ｎ
ＡＮＤゲート５７と、第３、第４ＮＡＮＤゲート５６、
５７の各出力信号を入力としてリフレッシュ周期設定信
号を出力する第５ＮＡＮＤゲート５８とから構成され
る。
Ｂの具体的回路の実施例である。この制御回路２００Ｂ
は、図示のように、図２の回路に点線ブロック９−Ａの
回路を追加した構成とされている。点線ブロック９−Ａ
の回路は、カウンタステージ４００Ｂの出力信号Ｑｉ
（後述の信号Ｑｉ＋１を出力するカウンタの前段のカウ
ンタから出力される信号）を一方の入力とする第３ＮＡ
ＮＤゲート５６と、信号Ｑｉを２進計数した信号Ｑｉ＋
１（バッテリーから供給される電源電圧が正規の状態で
のレベルにあるときのリフレッシュ周期に相当する周期
をもつカウンタの出力信号）を一方の入力とする第４Ｎ
ＡＮＤゲート５７と、第３、第４ＮＡＮＤゲート５６、
５７の各出力信号を入力としてリフレッシュ周期設定信
号を出力する第５ＮＡＮＤゲート５８とから構成され
る。
【００３６】図９の回路も、動作電圧モードが図２のよ
うに２種類ある場合を示している。動作電圧レベルは、
図４のような始動回路を備える始動回路ステージ１００
Ｂによって検出され、信号ＶＣＣＨ１、ＶＣＣＨ２が出
力される。この信号を利用して、カウンタステージ４０
０Ｂ内の２個のカウンタから出力される信号Ｑｉ、Ｑｉ
＋１のいずれかを選択して入力とすることによりリフレ
ッシュ周期設定信号を発生する。例えば、“低動作電
圧”モードでの発振器３００Ｂの出力信号ΦＯＳＣの周
期が“高動作電圧”モードでの周期の２倍になる場合、
“高動作電圧”モードではカウンタステージ４００Ｂ内
のｉ番目のカウンタの出力信号Ｑｉの２倍の周期をもつ
ｉ＋１番目のカウンタの出力信号Ｑｉ＋１が選択され
る。一方、“低動作電圧”モードでは（電源電圧の降下
によって発振器３００Ｂの出力信号ΦＯＳＣの周期が長
くなるので）、ｉ番目のカウンタの出力信号Ｑｉが選択
される。したがって、２種類の動作電圧モードがある場
合でも一定のリフレッシュ周期を得ることができる。
うに２種類ある場合を示している。動作電圧レベルは、
図４のような始動回路を備える始動回路ステージ１００
Ｂによって検出され、信号ＶＣＣＨ１、ＶＣＣＨ２が出
力される。この信号を利用して、カウンタステージ４０
０Ｂ内の２個のカウンタから出力される信号Ｑｉ、Ｑｉ
＋１のいずれかを選択して入力とすることによりリフレ
ッシュ周期設定信号を発生する。例えば、“低動作電
圧”モードでの発振器３００Ｂの出力信号ΦＯＳＣの周
期が“高動作電圧”モードでの周期の２倍になる場合、
“高動作電圧”モードではカウンタステージ４００Ｂ内
のｉ番目のカウンタの出力信号Ｑｉの２倍の周期をもつ
ｉ＋１番目のカウンタの出力信号Ｑｉ＋１が選択され
る。一方、“低動作電圧”モードでは（電源電圧の降下
によって発振器３００Ｂの出力信号ΦＯＳＣの周期が長
くなるので）、ｉ番目のカウンタの出力信号Ｑｉが選択
される。したがって、２種類の動作電圧モードがある場
合でも一定のリフレッシュ周期を得ることができる。
【００３７】以上のようにこの実施例は、一つの発振器
が使用され、２種類の動作電圧モードがあり、そして動
作電圧により発振器の出力信号の周期が２倍程変化する
場合に特に効果的である。また、この実施例に用いられ
るカウンタとして、帰還経路を有する多段２進カウンタ
を用いれば、リフレッシュ周期をより精密に調整でき、
変動範囲の広い電源電圧に対しても効果的に周期調整で
きるようになる。
が使用され、２種類の動作電圧モードがあり、そして動
作電圧により発振器の出力信号の周期が２倍程変化する
場合に特に効果的である。また、この実施例に用いられ
るカウンタとして、帰還経路を有する多段２進カウンタ
を用いれば、リフレッシュ周期をより精密に調整でき、
変動範囲の広い電源電圧に対しても効果的に周期調整で
きるようになる。
【００３８】図１、図８に示した構成は本発明の思想に
立脚して実現した最適の実施例であり、これに基づく具
体的回路は、上記実施例に限らず本発明の技術的範囲内
でその他にも多様な形態で実施することが可能である。
立脚して実現した最適の実施例であり、これに基づく具
体的回路は、上記実施例に限らず本発明の技術的範囲内
でその他にも多様な形態で実施することが可能である。
【００３９】
【発明の効果】以上述べてきたように本発明によるリフ
レッシュタイマは、動作電圧モードあるいは動作電圧の
変動に関係なく一定のリフレッシュ周期を提供できるの
で、例えばノートブック形コンピュータのようなバッテ
リーを使用するコンピュータに用いられる半導体メモリ
装置でも安定したリフレッシュ動作を実行することが可
能となる。その結果、コンピュータのダウンサイジング
等に大きく寄与するものである。
レッシュタイマは、動作電圧モードあるいは動作電圧の
変動に関係なく一定のリフレッシュ周期を提供できるの
で、例えばノートブック形コンピュータのようなバッテ
リーを使用するコンピュータに用いられる半導体メモリ
装置でも安定したリフレッシュ動作を実行することが可
能となる。その結果、コンピュータのダウンサイジング
等に大きく寄与するものである。
【図１】本発明によるリフレッシュタイマの第１実施例
のブロック図。
のブロック図。
【図２】図１の制御回路の回路図。
【図３】図２の制御回路の動作タイミング図。
【図４】図１の始動回路ステージに備えられる始動回路
の回路図。
の回路図。
【図５】図１の発振器ステージに備えられる発振器の回
路図。
路図。
【図６】図１のカウンタステージに備えられるカウンタ
の回路図。
の回路図。
【図７】図１の発振器ステージの各発振器とカウンタス
テージとの接続の実施例を示す回路図。
テージとの接続の実施例を示す回路図。
【図８】本発明によるリフレッシュタイマの第２実施例
のブロック図。
のブロック図。
【図９】図８の制御回路の回路図。
【図１０】従来の技術によるリフレッシュタイマの一例
のブロック図。
のブロック図。
【図１１】図１０のリフレッシュタイマにおける動作電
圧の変動と発振器の出力信号の周期変化との関係を示す
グラフ。
圧の変動と発振器の出力信号の周期変化との関係を示す
グラフ。
１００Ａ 始動回路ステージ ２００Ａ 制御回路 ３００Ａ 発振器ステージ ４００Ａ カウンタステージ ＶＣＣＨ１〜ＶＣＣＨｎ 始動回路の出力信号 ΦＴＭＯＮ１〜ΦＴＭＯＮｎ 制御回路から出力される
制御信号 ΦＯＳＣ 発振器から出力されるパルス信号 バーΦＲＦＨ リフレッシュ開始信号 １１ 第１インバータ １２ 第１ＮＡＮＤゲート １３ ＮＯＲゲート １４ 第２ＮＡＮＤゲート １５ 第２インバータ Ｍ１ トランジスタ（抵抗素子） Ｍ２ トランジスタ（キャパシタ） ２１、２２ トランジスタ（第１フローティング防止回
路） ２３、２４ トランジスタ（インバータ） ２５、２６ トランジスタ（第２フローティング防止回
路） ２７〜３１ ドライバ ３２、３３ トランジスタ（第３フローティング防止回
路） ＴＧ１〜ＴＧｎ スイッチングトランジスタ １００Ｂ 始動回路ステージ ２００Ｂ 制御回路 ３００Ｂ 発振器 ４００Ｂ カウンタステージ Ｑ１〜Ｑｎ カウンタの出力信号 ５６ 第３ＮＡＮＤゲート ５７ 第４ＮＡＮＤゲート ５８ 第５ＮＡＮＤゲート
制御信号 ΦＯＳＣ 発振器から出力されるパルス信号 バーΦＲＦＨ リフレッシュ開始信号 １１ 第１インバータ １２ 第１ＮＡＮＤゲート １３ ＮＯＲゲート １４ 第２ＮＡＮＤゲート １５ 第２インバータ Ｍ１ トランジスタ（抵抗素子） Ｍ２ トランジスタ（キャパシタ） ２１、２２ トランジスタ（第１フローティング防止回
路） ２３、２４ トランジスタ（インバータ） ２５、２６ トランジスタ（第２フローティング防止回
路） ２７〜３１ ドライバ ３２、３３ トランジスタ（第３フローティング防止回
路） ＴＧ１〜ＴＧｎ スイッチングトランジスタ １００Ｂ 始動回路ステージ ２００Ｂ 制御回路 ３００Ｂ 発振器 ４００Ｂ カウンタステージ Ｑ１〜Ｑｎ カウンタの出力信号 ５６ 第３ＮＡＮＤゲート ５７ 第４ＮＡＮＤゲート ５８ 第５ＮＡＮＤゲート
Claims (12)
- 【請求項１】 外部から供給される電源電圧が正規レベ
ルより低い低レベルとなった場合に、これも動作電圧と
して使用できる動作電圧モードを少なくとも有する半導
体メモリ装置のリフレッシュタイマにおいて、 前記電源電圧の正規レベルを検出する第１の始動回路、
及び前記電源電圧の低レベルを検出する第２の始動回路
を有する始動回路ステージと、リフレッシュ開始信号に
基づいて動作し、始動回路ステージによる電源電圧レベ
ル検出結果から第１の制御信号と第２の制御信号を前記
電源電圧のレベルに応じて出力する制御回路と、前記第
１の制御信号に応じて動作し、前記電源電圧の正規レベ
ルで所定周期のパルス信号を発生する第１の発振器、及
び前記第２の制御信号に応じて動作し、前記電源電圧の
低レベルで第１の発振器と同じ周期のパルス信号を発生
する第２の発振器を有する発振器ステージと、を備えた
ことを特徴とするリフレッシュタイマ。 - 【請求項２】 始動回路ステージの各始動回路は、電源
電圧を電圧降下させる抵抗素子を用いてインバータの入
力電圧を調整する構成とされ、その抵抗素子の抵抗値を
調整して電源電圧に対するインバータのトリガポイント
を変化させることで各始動回路の電源電圧検出レベルが
設定されるようになっている請求項１記載のリフレッシ
ュタイマ。 - 【請求項３】 始動回路ステージの各始動回路は、電源
電圧端に一端が接続された抵抗素子と、該抵抗素子の他
端と接地電圧端とに電極の両端がそれぞれ接続されたキ
ャパシタと、これら抵抗素子とキャパシタとの共通接続
点に制御入力端が接続されたインバータと、該インバー
タの出力端から接続されたドライバと、前記抵抗素子と
キャパシタとの共通接続点のフローティングを防止する
第１フローティング防止回路と、前記インバータの出力
端のフローティングを防止する第２フローティング防止
回路と、前記ドライバの出力端のフローティングを防止
する第３フローティング防止回路と、を備えてなる請求
項２記載のリフレッシュタイマ。 - 【請求項４】 制御回路は、第１の始動回路の電源電圧
レベル検出結果を一方の入力とすると共にリフレッシュ
開始信号を第１インバータを介して他方の入力とする第
１ＮＡＮＤゲートと、この第１ＮＡＮＤゲートの出力信
号を一方の入力とすると共に第２の始動回路の電源電圧
レベル検出結果を他方の入力として第１の制御信号を出
力するＮＯＲゲートと、リフレッシュ開始信号を第１イ
ンバータを介して一方の入力とすると共に第２の始動回
路の電源電圧レベル検出結果を他方の入力とし、第２イ
ンバータを介して第２の制御信号を出力する第２ＮＡＮ
Ｄゲートと、から構成される請求項１〜３のいずれか１
項に記載のリフレッシュタイマ。 - 【請求項５】 多数のカウンタから構成され、発振器ス
テージから出力されるパルス信号を受けてリフレッシュ
周期設定信号を出力するカウンタステージを備えた請求
項１〜４のいずれか１項に記載のリフレッシュタイマ。 - 【請求項６】 外部から供給される電源電圧のレベルが
第１定電圧レベルにあるときにこれを第１動作電圧とし
て使用する動作電圧モードと、外部から供給される電源
電圧のレベルが第１定電圧レベルより低い第２定電圧レ
ベルにあるときにこれを第２動作電圧として使用する動
作電圧モードと、を少なくとも有する半導体メモリ装置
のリフレッシュタイマにおいて、 外部から供給される電源電圧が第１定電圧レベルのとき
にのみ第１電圧レベルの信号を出力する第１の始動回
路、及び外部から供給される電源電圧が第２定電圧レベ
ルのときにも第１電圧レベルの信号を出力する第２の始
動回路を有する始動回路ステージと、リフレッシュ開始
信号により動作し、第１及び第２の始動回路の各出力信
号を基にして前記電源電圧の各レベルに応じ第１の制御
信号及び第２の制御信号を出力する制御回路と、第１の
制御信号に応じて動作し所定周期のパルス信号を発生す
る第１の発振器、及び第２の制御信号に応じて動作し前
記パルス信号と同じ周期のパルス信号を出力する第２の
発振器を有する発振器ステージと、多数のカウンタから
構成され、前記パルス信号を受けてリフレッシュ周期設
定信号を出力するカウンタステージと、を備えたことを
特徴とするリフレッシュタイマ。 - 【請求項７】 データ保持動作を行うためのリフレッシ
ュ開始信号により動作する発振器と、該発振器の出力信
号に応答して動作する多数のカウンタから構成されたカ
ウンタステージと、を有する半導体メモリ装置のリフレ
ッシュタイマにおいて、 リフレッシュ開始信号の制御により動作してカウンタス
テージ内の異なるカウンタから出力される信号を動作電
圧のレベルに応じて選択的に入力とし、該入力された信
号を基にしてリフレッシュ周期設定信号を出力する制御
回路を備え、動作電圧の変動に対するリフレッシュ周期
の変化が抑制されるようになっていることを特徴とする
リフレッシュタイマ。 - 【請求項８】 動作電圧の正規レベルを検出する第１の
始動回路と、前記正規レベルより低い動作電圧の低レベ
ルを検出する第２の始動回路と、を少なくとも備え、こ
れら各始動回路による動作電圧レベル検出結果に基づい
て制御回路の入力選択が行われるようになっている請求
項７記載のリフレッシュタイマ。 - 【請求項９】 各始動回路は、動作電圧を電圧降下させ
る抵抗素子を用いてインバータの入力電圧を調整する構
成とされ、その抵抗素子の抵抗値を調整して動作電圧に
対するインバータのトリガポイントを変化させることで
各始動回路の動作電圧検出レベルが設定されるようにな
っている請求項８記載のリフレッシュタイマ。 - 【請求項１０】 各始動回路は、動作電圧端に一端が接
続された抵抗素子と、該抵抗素子の他端と接地電圧端と
に電極の両端がそれぞれ接続されたキャパシタと、これ
ら抵抗素子とキャパシタとの共通接続点に制御入力端が
接続されたインバータと、該インバータの出力端から接
続されたドライバと、前記抵抗素子とキャパシタとの共
通接続点のフローティングを防止する第１フローティン
グ防止回路と、前記インバータの出力端のフローティン
グを防止する第２フローティング防止回路と、前記ドラ
イバの出力端のフローティングを防止する第３フローテ
ィング防止回路と、を備えてなる請求項９記載のリフレ
ッシュタイマ。 - 【請求項１１】 制御回路は、第１の始動回路の動作電
圧レベル検出結果を一方の入力とすると共にリフレッシ
ュ開始信号を第１インバータを介して他方の入力とする
第１ＮＡＮＤゲートと、この第１ＮＡＮＤゲートの出力
信号を一方の入力とすると共に第２の始動回路の動作電
圧レベル検出結果を他方の入力とするＮＯＲゲートと、
リフレッシュ開始信号を第１インバータを介して一方の
入力とすると共に第２の始動回路の動作電圧レベル検出
結果を他方の入力とする第２ＮＡＮＤゲートと、カウン
タステージ内の第１のカウンタの出力信号と前記ＮＯＲ
ゲートの出力信号とを入力とする第３ＮＡＮＤゲート
と、カウンタステージ内の第２のカウンタの出力信号と
第２ＮＡＮＤゲートの出力信号を反転した信号とを入力
とする第４ＮＡＮＤゲートと、第３ＮＡＮＤゲート及び
第４ＮＡＮＤゲートの各出力信号を入力としてリフレッ
シュ周期設定信号を出力する第５ＮＡＮＤゲートと、か
ら構成される請求項８〜１０のいずれか１項に記載のリ
フレッシュタイマ。 - 【請求項１２】 リフレッシュ開始信号により制御され
てリフレッシュ周期設定信号を出力する半導体メモリ装
置のリフレッシュタイマに備えられる始動回路であっ
て、 電源電圧端に一端が接続された抵抗素子と、該抵抗素子
の他端と接地電圧端とに電極の両端がそれぞれ接続され
たキャパシタと、これら抵抗素子とキャパシタとの共通
接続点に制御入力端が接続されたインバータと、このイ
ンバータの出力端に接続されたドライバと、前記抵抗素
子とキャパシタとの共通接続点のフローティングを防止
する第１フローティング防止回路と、前記インバータの
出力端のフローティングを防止する第２フローティング
防止回路と、前記ドライバの出力端のフローティングを
防止する第３フローティング防止回路と、を備えてな
り、前記抵抗素子の抵抗値及びキャパシタの容量の調節
により、前記インバータの電圧遷移時点が決定されるこ
とを特徴とする始動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P23343 | 1991-12-18 | ||
| KR1019910023343A KR940009250B1 (ko) | 1991-12-18 | 1991-12-18 | 복수개의 동작전압에 대응하는 리프레쉬 타이머 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250870A JPH05250870A (ja) | 1993-09-28 |
| JPH081750B2 true JPH081750B2 (ja) | 1996-01-10 |
Family
ID=19325117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338487A Expired - Fee Related JPH081750B2 (ja) | 1991-12-18 | 1992-12-18 | 半導体メモリ装置のリフレッシュタイマ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5283764A (ja) |
| JP (1) | JPH081750B2 (ja) |
| KR (1) | KR940009250B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410510A (en) * | 1993-10-04 | 1995-04-25 | Texas Instruments Inc. | Process of making and a DRAM standby charge pump with oscillator having fuse selectable frequencies |
| KR0130040B1 (ko) * | 1993-11-09 | 1998-10-01 | 김광호 | 반도체 집적회로의 전압 승압회로 |
| KR0122107B1 (ko) * | 1994-06-04 | 1997-12-05 | 김광호 | 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치 |
| US5760644A (en) * | 1995-10-25 | 1998-06-02 | Nvx Corporation | Integrated circuit timer function using natural decay of charge stored in a dielectric |
| US5717644A (en) * | 1996-10-09 | 1998-02-10 | International Business Machines Corporation | Apparatus for varying the refresh rate for a DRAM in response to variation in operating voltages and method thereof |
| KR100481824B1 (ko) * | 1997-05-07 | 2005-07-08 | 삼성전자주식회사 | 리플레쉬용발진회로를갖는반도체메모리장치 |
| US6271706B1 (en) * | 1998-01-22 | 2001-08-07 | Intel Corporation | Divided voltage de-coupling structure |
| US6862239B1 (en) * | 2003-10-29 | 2005-03-01 | Taiwan Semiconductor Manufacturing Company, Limited | Circuit and method for self-refresh of DRAM cells through monitoring of cell leakage currents |
| KR100653686B1 (ko) * | 2003-12-31 | 2006-12-04 | 삼성전자주식회사 | 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 |
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| US7177220B2 (en) * | 2004-05-07 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory |
| US7177222B2 (en) * | 2005-03-04 | 2007-02-13 | Seagate Technology Llc | Reducing power consumption in a data storage system |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
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| US7859925B1 (en) | 2006-03-31 | 2010-12-28 | Cypress Semiconductor Corporation | Anti-fuse latch self-test circuit and method |
| US7620763B2 (en) * | 2006-07-26 | 2009-11-17 | International Business Machines Corporation | Memory chip having an apportionable data bus |
| US7660942B2 (en) * | 2006-07-26 | 2010-02-09 | International Business Machines Corporation | Daisy chainable self timed memory chip |
| US7844769B2 (en) * | 2006-07-26 | 2010-11-30 | International Business Machines Corporation | Computer system having an apportionable data bus and daisy chained memory chips |
| US7617350B2 (en) * | 2006-07-26 | 2009-11-10 | International Business Machines Corporation | Carrier having daisy chained memory chips |
| US7660940B2 (en) * | 2006-07-26 | 2010-02-09 | International Business Machines Corporation | Carrier having daisy chain of self timed memory chips |
| US7627711B2 (en) * | 2006-07-26 | 2009-12-01 | International Business Machines Corporation | Memory controller for daisy chained memory chips |
| US7673093B2 (en) * | 2006-07-26 | 2010-03-02 | International Business Machines Corporation | Computer system having daisy chained memory chips |
| US7859906B1 (en) | 2007-03-30 | 2010-12-28 | Cypress Semiconductor Corporation | Circuit and method to increase read margin in non-volatile memories using a differential sensing circuit |
| US8064255B2 (en) | 2007-12-31 | 2011-11-22 | Cypress Semiconductor Corporation | Architecture of a nvDRAM array and its sense regime |
| US8036032B2 (en) | 2007-12-31 | 2011-10-11 | Cypress Semiconductor Corporation | 5T high density NVDRAM cell |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
| JP2012053788A (ja) * | 2010-09-02 | 2012-03-15 | Canon Inc | 半導体集積回路装置 |
| JP2012074674A (ja) * | 2010-09-02 | 2012-04-12 | Canon Inc | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762589B2 (ja) * | 1989-07-21 | 1998-06-04 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH03194793A (ja) * | 1989-12-25 | 1991-08-26 | Ricoh Co Ltd | ダイナミックｒａｍの停電保護方式 |
-
1991
- 1991-12-18 KR KR1019910023343A patent/KR940009250B1/ko not_active IP Right Cessation
-
1992
- 1992-12-15 US US07/990,914 patent/US5283764A/en not_active Expired - Lifetime
- 1992-12-18 JP JP4338487A patent/JPH081750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940009250B1 (ko) | 1994-10-01 |
| US5283764A (en) | 1994-02-01 |
| KR930014593A (ko) | 1993-07-23 |
| JPH05250870A (ja) | 1993-09-28 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |
|
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Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |