KR100653686B1 - 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 - Google Patents

동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 Download PDF

Info

Publication number
KR100653686B1
KR100653686B1 KR1020030101575A KR20030101575A KR100653686B1 KR 100653686 B1 KR100653686 B1 KR 100653686B1 KR 1020030101575 A KR1020030101575 A KR 1020030101575A KR 20030101575 A KR20030101575 A KR 20030101575A KR 100653686 B1 KR100653686 B1 KR 100653686B1
Authority
KR
South Korea
Prior art keywords
refresh
address
control signal
power saving
response
Prior art date
Application number
KR1020030101575A
Other languages
English (en)
Other versions
KR20050069453A (ko
Inventor
경계현
한규한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030101575A priority Critical patent/KR100653686B1/ko
Priority to TW093136709A priority patent/TWI248089B/zh
Priority to US11/015,391 priority patent/US7167407B2/en
Priority to JP2004368250A priority patent/JP2005196952A/ja
Publication of KR20050069453A publication Critical patent/KR20050069453A/ko
Application granted granted Critical
Publication of KR100653686B1 publication Critical patent/KR100653686B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작 방법을 공개한다. 이 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 동작을 위한 절전 모드 제어신호를 발생하는 모드 설정 레지스터, 및 정상 모드 동작시에 외부로부터 인가되는 어드레스 또는 리플레쉬 어드레스를 디코딩하여 복수개의 워드 라인들중의 하나의 워드 라인을 선택하고, 절전 모드 동작시에 외부로부터 인가되는 어드레스 또는 리플레쉬 어드레스의 소정 비트를 제외하고 디코딩하여 복수개의 워드 라인들중의 소정 개수의 워드 라인들을 동시에 선택하는 어드레스 제어부로 구성되어 있다. 따라서, 리플레쉬 동작시에 리플레쉬 주기가 늘고, 리플레쉬 시간이 감소됨에 따라 전력 소모를 줄일 수 있다.

Description

동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법{Dynamic semiconductor memory device and operation method in power save mode of the same}
도1은 종래의 동적 반도체 메모리 장치의 일예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 종래의 동적 반도체 메모리 장치의 리플레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도3은 본 발명의 동적 반도체 메모리 장치의 구성을 나타내는 일실시예의 블록도이다.
도4는 도3에 나타낸 본 발명의 동적 반도체 메모리 장치의 리플레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 동적 반도체 메모리 장치의 구성을 나타내는 다른 실시예의 블록도이다.
도6은 도5에 나타낸 본 발명의 동적 반도체 메모리 장치의 리플레쉬 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 동적 반도체 메모리 장치에 관한 것으로, 특히 전력 소모를 감소할 수 있는 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작 방법에 관한 것이다.
일반적으로, 동적 반도체 메모리 장치는 라이트 및 리드 동작이외에 리플레쉬 동작을 반드시 수행하여야 한다.
동적 반도체 메모리 장치의 동적 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어, 1비트의 데이터를 저장하는데, 캐패시터에 저장된 "하이"레벨의 데이터는 시간이 경과됨에 따라 소멸된다. 따라서, 캐패시터에 저장된 "하이"레벨의 데이터가 소멸되기 전에 주기적으로 리플레쉬 동작을 수행하여 데이터를 유지하여야 한다.
따라서, 종래의 동적 반도체 메모리 장치는 라이트 및 리드 동작이 수행되지 않는 스탠바이 상태의 경우에도 주기적인 리플레쉬 동작을 수행하여야 하기 때문에 전력 소모가 계속적으로 발생된다.
특히, 종래의 동적 반도체 메모리 장치가 밧데리를 전원으로 사용하는 휴대용 이동 통신 기기에 사용되는 경우에는 용량이 큰 동적 반도체 메모리 장치의 리플레쉬 동작을 위하여 많은 전력 소모가 발생되기 때문에 밧데리를 장시간 사용할 수 없게 된다는 문제가 있다.
본 발명의 목적은 전력 소모를 줄일 수 있는 동적 반도체 메모리 장치를 제 공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 동적 반도체 메모리 장치의 절전 모드 동작방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치의 제1형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 동작을 위한 절전 모드 제어신호를 발생하는 모드 설정 수단, 및 리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리고, 상기 리플레쉬 제어신호의 펄스폭을 줄이는 리플레쉬 제어신호 발생수단, 상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 제외하고 계수하여 상기 소정 비트를 제외한 상기 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생수단, 상기 리플레쉬 명령에 응답하여 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 선택하여 출력하는 선택수단, 및 정상 모드 동작시에 상기 선택수단으로부터 출력되는 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 선택수단으로부터 출력되는 상기 소정 비트를 제외한 상기 리플레쉬 어드레스를 입력하고, 상기 소정 비트를 프리차지하여 상기 소정 비트를 제외한 상기 리플레쉬 어드레스와 상기 프리차치된 상기 소정 비트를 디코딩하는 어드레스 디코딩 수단을 구비하는 어드레스 제어수단을 구비하는 것을 특징으로 한다.
삭제
상기 리플레쉬 제어신호 발생수단은 상기 동시에 선택되는 워드 라인들의 수가 n개 라면 상기 리플레쉬 제어신호의 발생 주기를 n배로 늘리고, 펄스폭을 1/n로 줄이는 것을 특징으로 하고, 리플레쉬 어드레스의 소정 비트는 하위 비트 어드레스임을 특징으로 한다.
삭제
상기 어드레스 디코딩 수단은 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 프리차지하는 프리차지 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치의 제2형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 동작을 위한 절전 모드 제어신호를 발생하는 모드 설정 수단, 및 리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리는 리플레쉬 제어신호 발생수단, 상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생수단, 상기 리플레쉬 명령에 응답하여 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 선택하여 출력하는 선택수단, 및 정상 모드 동작시에 상기 선택수단으로부터 출력되는 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 선택수단으로 출력되는 어드레스의 소정 비트를 프리차지하고 디코딩하여 상기 소정 개수의 워드 라인들을 동시에 선택하는 어드레스 디코딩 수단을 구비하는 어드레스 제어수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치의 절전 모드 동작 방법의 제1형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이를 구비한 동적 반도체 메모리 장치의 절전 모드 동작 방법에 있어서, 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 제어신호를 발생하는 절전 모드 제어신호 발생단계, 리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리고, 리플레쉬 시간을 줄이는 리플레쉬 제어신호 발생단계, 상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 제외하고 계수하여 상기 소정 비트를 제외한 상기 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생단계, 및 정상 모드 동작시에 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스의 소정 비트를 프리차지하고 디코딩하는 어드레스 디코딩 단계를 구비하는 것을 특징으로 한다.
삭제
상기 리플레쉬 제어신호 발생단계는 상기 동시에 선택되는 워드 라인들의 수가 n개 라면 상기 리플레쉬 제어신호의 발생 주기를 n배로 늘리고, 펄스폭을 1/n로 줄이는 것을 특징으로 하고, 상기 리플레쉬 어드레스의 소정 비트는 하위 비트 어드레스임을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 동적 반도체 메모리 장치의 절전 모드 동작 방법의 제2형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이를 구비한 동적 반도체 메모리 장치의 절전 모드 동작 방법에 있어서, 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 제어신호를 발생하는 절전 모드 제어신호 발생단계, 리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리는 리플레쉬 제어신호 발생단계, 상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생단계, 및 정상 모드 동작시에 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스의 상기 소정 비트를 프리차지하고 디코딩하는 어드레스 디코딩 단계를 구비하는 것을 특징으로 한다.
삭제
이하, 첨부한 도면을 참고로 하면 본 발명의 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작 방법을 설명하기 전에 종래의 동적 반도체 메모리 장치 및 동작 방법을 설명하면 다음과 같다.
도1은 종래의 동적 반도체 메모리 장치의 일예의 구성을 나타내는 블록도로서, 어드레스 입력버퍼(10), 선택회로들(12, 18), 리플레쉬 주기 카운터(14), 리플레쉬 어드레스 발생회로(16), 로우 어드레스 디코더(20), 명령어 디코더(22), 모드 설정 레지스터(24), 컬럼 선택 게이트 회로(26), 컬럼 어드레스 디코더(28), 데이터 입력회로(30), 및 메모리 셀 어레이(100)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 워드 라인들(WL1 ~ WLn)과 비트 라인쌍들((BL1, BL1B) ~ (BLm, BLmB))사이에 연결된 메모리 셀들(MC)로 구성되어 데이터를 저장한다. 어드레스 입력버퍼(10)는 외부로부터 인가되는 어드레스(ADD)를 버퍼하여 버퍼된 어드레스(BADD)를 발생한다. 선택회로(12)는 액티브 명령(ACT)에 응답하여 버퍼된 어드레스(BADD)를 버퍼된 로우 어드레스(RBADD1~k)로 발생하고, 리드 명령(RD) 및 라이트 명령(WR)에 응답하여 버퍼된 어드레스(BADD)를 버퍼된 컬럼 어드레스(CBADD1~i)로 발생한다. 리플레쉬 주기 카운터(14)는 리플레쉬 명령(REF) 에 응답하여 리플레쉬 제어신호(REFC)를 발생한다. 리플레쉬 명령(REF)은 내부적으로 발생된다. 리플레쉬 어드레스 발생회로(16)는 리플레쉬 제어신호(REFC)에 응답하여 리플레쉬 어드레스(RADD1~k)를 발생한다. 선택회로(18)는 리플레쉬 명령(REF)에 응답하여 선택회로(12)로부터 출력되는 버퍼된 로우 어드레스(RBADD1~k) 또는 리플레쉬 어드레스(RADD1~k)를 선택하여 어드레스(RA1~k)로 출력한다. 로우 어드레스 디코더(20)는 선택회로(18)로부터 출력되는 어드레스(RA1~k)를 디코딩하여 워드 라인들(WL1 ~ WLn)중의 하나의 워드 라인을 선택한다. 명령어 디코더(22)는 외부로부터 인가되는 명령어(COM)를 디코딩하여 액티브 명령(ACT), 라이트 명령(WR), 리드 명령(RD), 및 모드 설정 명령(MRS)을 발생한다. 모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드를 입력하여 내부의 동작을 제어하기 위한 제어신호들을 발생한다. 도1에서, 모드 설정 코드는 어드레스(ADD) 입력 단자를 통하여 입력되는 경우를 예로 나타내었다. 컬럼 선택 게이트 회로(26)는 컬럼 선택신호들(Y1 ~ Ym)에 응답하여 비트 라인쌍들((BL1, BL1B) ~ (BLm, BLmB))중 선택된 비트 라인쌍으로/로부터 데이터(dio)를 입/출력한다. 컬럼 어드레스 디코더(28)는 버퍼된 컬럼 어드레스(CBADD1~i)를 디코딩하여 컬럼 선택신호들(Y1 ~ Ym)을 발생한다. 데이터 입출력 회로(30)는 데이터(DIO)를 데이터(dio)로 입력하고, 데이터(dio)를 데이터(DIO)로 출력한다.
도1에 나타낸 종래의 동적 반도체 메모리 장치는 라이트 및 리드 동작시에 선택된 하나의 워드 라인과 소정 개수의 비트 라인쌍들사이에 연결된 메모리 셀들에/로부터 데이터를 입/출력한다. 리플레쉬 동작시에 메모리 셀 어레이(100)에 저 장된 데이터를 리플레쉬한다.
도2는 도1에 나타낸 종래의 동적 반도체 메모리 장치의 리플레쉬 동작을 설명하기 위한 동작 타이밍도이다.
리플레쉬 명령(REF)에 응답하여 리플레쉬 주기 카운터(14)가 주기(T)를 가지고 발생되는 펄스폭(t)을 가진 리플레쉬 제어신호(REFC)를 발생한다. 여기에서, 펄스폭(t)은 메모리 셀 어레이(100)의 모든 워드 라인들(WL1 ~ WLn)을 선택하는데 걸리는 시간이 된다. 그러면, 리플레쉬 어드레스 발생회로(16)가 리플레쉬 제어신호(REFC)에 응답하여 순차적으로 증가하는 리플레쉬 어드레스(RADD1~k)를 발생한다. 리플레쉬 어드레스(RADD1~k)는 선택회로(18) 및 로우 어드레스 디코더(20)를 통하여 선택되고 디코딩되어 워드 라인들(WL1 ~ WLn)을 하나씩 순차적으로 선택하면서 선택된 워드 라인에 연결된 메모리 셀들(MC)의 데이터를 비트 라인쌍들((BL1, BL1B) ~ (BLm, BLmB))로 리드하고, 비트 라인 센스 증폭기들(미도시)에 의해서 리드된 데이터를 증폭한 후 해당 메모리 셀들(MC)에 다시 저장한다.
상술한 도2의 타이밍도에 나타낸 바와 같이 종래의 동적 반도체 메모리 장치는 리플레쉬 주기(T) 간격으로 펄스폭(t) 만큼의 리플레쉬 시간동안 리플레쉬 동작을 수행하여야 하기 때문에 전력 소모가 증가하게 된다는 문제점이 있었다.
도3은 본 발명의 동적 반도체 메모리 장치의 구성을 나타내는 일실시예의 블록도로서, 도1에 나타낸 블록도에 프리차지 회로(40)를 추가하고, 리플레쉬 주기 카운터(14), 리플레쉬 어드레스 발생회로(16), 및 모드 설정 레지스터(24)를 각각 리플레쉬 주기 카운터(14'), 리플레쉬 어드레스 발생회로(16'), 및 모드 설정 레지 스터(24')로 대체하여 구성되어 있다.
도3에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 블록들은 도1의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 추가되거나, 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
모드 설정 레지스터(24')는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드를 입력하여 내부의 동작을 제어하기 위한 제어신호들 및 절전 모드 동작을 위한 절전 모드 제어신호(SVM)를 발생한다. 리플레쉬 주기 카운터(14')는 정상 동작시에는 리플레쉬 명령(REF)에 응답하여 정상 리플레쉬 주기 및 정상 펄스폭을 가진 리플레쉬 제어신호(REFC)를 발생하고, 절전 모드 동작시에는 절전 모드 제어신호(SVM)에 응답하여 정상 리플레쉬 주기보다 증가된 주기 및 정상 펄스폭보다 감소된 펄스폭을 가진 리플레쉬 제어신호(REFC)를 발생한다. 리플레쉬 어드레스 발생회로(16')는 정상 동작시에는 리플레쉬 제어신호(REFC)에 응답하여 리플레쉬 어드레스(RADD1~k)를 발생하고, 절전 모드 동작시에는 리플레쉬 제어신호(REFC) 및 절전 모드 제어신호(SVM)에 응답하여 소정 비트의 하위 어드레스를 제외한 상위 비트의 어드레스를 계수하여 리플레쉬 어드레스(RADD1~j)를 발생한다. 프리차지 회로(40)는 절전 모드 제어신호(SVM)에 응답하여 선택회로(18)를 통하여 출력되는 하위 비트의 어드레스(RBADDj~k)를 "하이"레벨로 프리차지한다.
도3에 나타낸 본 발명의 동적 반도체 메모리 장치는 정상 모드 동작시에는 도1에 나타낸 종래의 동적 반도체 메모리 장치와 마찬가지로 하나의 워드 라인을 선택하여 라이트, 리드, 및 리플레쉬 동작을 수행하지만, 절전 모드 동작시에는 소 정 개수의 워드 라인들을 동시에 선택하여 라이트, 리드, 및 리플레쉬 동작을 수행한다.
따라서, 본 발명의 동적 반도체 메모리 장치는 소정 개수의 워드 라인들이 동시에 선택되어 소정 개수의 메모리 셀들에 동일한 데이터가 라이트, 리드, 및 리플레쉬되기 때문에 결과적으로 1비트의 데이터를 저장하는 메모리 셀의 캐패시턴스가 증가된다. 예를 들어 설명하면, 절전 모드 동작시에 프리차지 회로(40)가 선택회로(18)를 통하여 출력되는 버퍼된 로우 어드레스(RBADD1~k) 및 버퍼된 반전 로우 어드레스(RBADD1B~kB)중의 최하위 비트 어드레스(RBADD1) 및 반전 최하위 비트 어드레스(RBADD1B) 를 "하이"레벨로 만들도록 구성되어 있다고 하면, 로우 어드레스 디코더(20)는 버퍼된 로우 어드레스(RBADD1~(k-1)) 및 버퍼된 반전 로우 어드레스(RBADD1B~(k-1)B)와 "하이"레벨의 최하위 비트 어드레스(RBADDk) 및 반전 최하위 비트 어드레스(RBADDkB)를 디코딩하여 2개씩의 워드 라인들(WL1 ~ WLn)을 동시에 순차적으로 선택한다. 만일 정상 동작시에 2비트의 버퍼된 로우 어드레스(RA2RA1) 및 2비트의 버퍼된 반전 로우 어드레스(RA2BRA1B)를 디코딩하여 총 4비트의 어드레스(RA2RA2BRA1BRA2B)가 "0101"이면, 즉, 어드레스(RA2B, RA1B)를 논리곱하여 "1"이면 워드 라인(WL1)을 선택하고, "0110"이면, 즉, 어드레스(RA2B, RA1)를 논리곱하여 "1"이면 워드 라인(WL2)를 선택하고, "1001"이면, 즉, 어드레스(RA2B, RA1)를 논리곱하여 "1"이면 워드 라인(WL3)을 선택하고, "1010"이면, 즉, 어드레스(RA2B, RA1B)를 논리곱하여 "1"이면 워드 라인(WL4)를 선택한다. 그리고, 절전 모드 동작시에 최하위 비트 어드레스(RA1) 및 반전 최하위 비트 어드레스(RA1B)를 "하이"레벨로 고정한 상태에서 어드레스(RA2)가 "0"이면 총 4비트의 어드레스(RA2RA2BRA1RA1B)가 "0111"이 되고, 이에 따라 어드레스(RA2B, RA1B)를 논리곱하여 "1"이 되므로 워드 라인(WL1)을 선택하고, 또한 어드레스(RA2B, RA1)를 논리곱하여 "1"이 되므로 워드 라인(WL2)를 선택한다. 따라서, 워드 라인(WL1, WL2)이 동시에 선택된다. 그리고, 어드레스(RA2)가 "1"이면 총 4비트의 어드레스(RA2RA2BRA1RA1B)가 "1011"이 되고, 이에 따라 어드레스(RA2B, RA1)를 논리곱하여 "1"이 되므로 워드 라인(WL3)을 선택하고, 또한 어드레스(RA2B, RA1B)를 논리곱하여 "1"이 되므로 워드 라인(WL4)을 선택한다.
그러면, 종래의 동적 반도체 메모리 장치의 메모리 셀들 각각의 캐패시턴스를 C라고 할 때, 본 발명의 동적 반도체 메모리 장치의 메모리 셀들 각각의 캐패시턴스는 2C가 된다.
그래서, 본 발명의 동적 반도체 메모리 장치의 메모리 셀들 각각에 충전된 전하가 소멸되는 시간이 종래의 동적 반도체 메모리 장치의 메모리 셀들 각각에 충전된 전하가 소멸되는 시간에 비해서 2배가 되고, 이에 따라 리플레쉬 주기를 2배로 늘릴 수 있다. 즉, 종래의 동적 반도체 메모리 장치가 주기(T)마다 리플레쉬 동작을 수행하여야 했다면, 본 발명의 동적 반도체 메모리 장치는 주기(2T)마다 리플레쉬 동작을 수행하는 것이 가능하다.
또한, 본 발명의 동적 반도체 메모리 장치는 리플레쉬 동작시에 2개씩의 워 드 라인들을 동시에 선택하기 때문에 1회의 리플레쉬 동작을 위하여 요구되는 리플레쉬 시간이 1/2로 줄어들게 된다. 결과적으로, 리플레쉬 제어신호(REFC)의 펄스폭을 1/2로 줄이는 것이 가능하다.
따라서, 본 발명의 동적 반도체 메모리 장치는 리플레쉬 동작시에 리플레쉬 주기가 증가되고, 리플레쉬 시간이 줄어들게 됨으로 인해서 전력 소모가 줄어들게 된다.
도4는 도3에 나타낸 본 발명의 동적 반도체 메모리 장치의 절전 모드 동작시의 리플레쉬 동작을 설명하기 위한 동작 타이밍도로서, 절전 모드 동작시에 최하위 비트의 어드레스(RAk)를 "하이"레벨로 프리차지한 경우의 동작을 나타내는 것이다.
먼저, 모드 설정 레지스터(24')가 모드 설정 명령(MRS)에 응답하여 절전 모드를 설정하기 위한 모드 설정 코드를 입력하여 절전 모드 제어신호(SVM)를 발생한다. 그러면, 리플레쉬 동작시에 리플레쉬 명령(REF)에 응답하여 리플레쉬 주기 카운터(14')가 리플레쉬 주기(2T)를 가지고 발생되는 펄스폭(t/2)을 가진 리플레쉬 제어신호(REFC)를 발생한다. 그러면, 리플레쉬 어드레스 발생회로(16')가 리플레쉬 제어신호(REFC) 및 절전 모드 제어신호(SVM)에 응답하여 최하위 비트를 제외한 상위 비트의 어드레스를 계수하여 리플레쉬 어드레스(RADD1~(k-1))를 발생한다. 선택회로(18)는 리플레쉬 어드레스(RADD1~(k-1))를 선택하여 어드레스(RA1~(k-1))로 출력한다. 로우 어드레스 디코더(20)는 어드레스(RA1~(k-1))와 "하이"레벨로 프리차지된 어드레스(RAk)를 디코딩하여 워드 라인들(WL1 ~ WLn)을 2개씩 동시에 순차적으로 선택한다. 그러면, 메모리 셀 어레이(100)는 선택된 워드 라인에 연결된 메모 리 셀들(MC)의 데이터를 비트 라인쌍들((BL1, BL1B) ~ (BLm, BLmB))로 리드하고, 비트 라인 센스 증폭기들(미도시)에 의해서 리드된 데이터를 증폭한 후 해당 메모리 셀들(MC)에 다시 저장하는 리플레쉬 동작을 수행한다.
도4의 타이밍도로부터 알 수 있듯이, 본 발명의 동적 반도체 메모리 장치는 절전 모드 동작시에 리플레쉬 제어신호(REFC)의 주기는 2T가 되고, 펄스폭은 t/2가 되어 리플레쉬 동작시에 소모되는 전력이 줄어들게 된다. 따라서, 종래의 동적 반도체 메모리 장치의 1회의 리플레쉬 동작에 소모되는 전력이 P라고 하면, 본 발명의 동적 반도체 메모리 장치의 1회의 리플레쉬 동작에 소모되는 전력은 P/4가 된다.
만일 절전 모드 동작시에 어드레스(RA(k-1), RAk)를 "하이"레벨로 프리차지하도록 구성되어 있다면, 리플레쉬 주기가 4배로 늘어나고, 리플레쉬 시간이 1/4로 줄어들게 됨으로 인해서 종래의 동적 반도체 메모리 장치에 비해서 전력 소모가 1/16로 감소하게 된다.
도5는 본 발명의 동적 반도체 메모리 장치의 구성을 나타내는 다른 실시예의 블록도로서, 도3의 리플레쉬 주기 카운터(14') 및 리플레쉬 어드레스 발생회로(16')를 리플레쉬 주기 카운터(14") 및 리플레쉬 어드레스 발생회로(16")로 대체하여 구성되어 있다.
도5에 나타낸 블록들중 도3에 나타낸 블록들과 동일한 블록들은 도3의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
리플레쉬 주기 카운터(14")는 리플레쉬 주기 카운터(14')는 정상 동작시에는 리플레쉬 명령(REF)에 응답하여 정상 리플레쉬 주기 및 정상 펄스폭을 가진 리플레쉬 제어신호(REFC)를 발생하고, 절전 모드 동작시에는 절전 모드 제어신호(SVM)에 응답하여 정상 리플레쉬 주기보다 증가된 주기를 가진 리플레쉬 제어신호(REFC)를 발생한다. 리플레쉬 어드레스 발생회로(16')는 리플레쉬 제어신호(REFC)에 응답하여 리플레쉬 어드레스(RADD1~k)를 발생한다. 즉, 리플레쉬 어드레스 발생회로(16")는 도1의 리플레쉬 어드레스 발생회로와 동일한 동작을 수행한다.
도5에 나타낸 본 발명의 동적 반도체 메모리 장치는 절전 모드 동작시에 리플레쉬 제어신호(REFC)의 펄스폭은 줄이지 않고 발생 주기만을 증가시키는 경우의 구성을 나타내는 것이다.
따라서, 도5에 나타낸 본 발명의 동적 반도체 메모리 장치는 도3에 나타낸 동적 반도체 메모리 장치에 비해서는 전력 소모가 2배로 증가하나, 종래의 동적 반도체 메모리 장치에 비해서는 전력 소모가 2배로 줄어들게 된다.
도6은 도5에 나타낸 본 발명의 동적 반도체 메모리 장치의 절전 모드 동작시의 리플레쉬 동작을 설명하기 위한 동작 타이밍도로서, 절전 모드 동작시에 최하위 1비트의 어드레스(RAk)를 "하이"레벨로 프리차지한 경우의 동작을 나타내는 것이다.
리플레쉬 동작시에 리플레쉬 명령(REF)에 응답하여 리플레쉬 주기 카운터(14")가 주기(2T)를 가지고 발생되는 펄스폭(t)를 가진 리플레쉬 제어신호(REFC)를 발생한다. 그러면, 리플레쉬 어드레스 발생회로(16)가 리플레쉬 제어신호(REFC) 및 절전 모드 제어신호(SVM)에 응답하여 리플레쉬 어드레스(RADD1~k)를 발생한다. 선택회로(18)는 리플레쉬 어드레스(RADD1~k)를 어드레스(RA1~k)로 출력한다. 이때, 프리차지 회로(40)에 의해서 리플레쉬 어드레스(RADD1~k)의 최하위 비트가 "하이"레벨로 프리차지됨으로 인해서, 로우 어드레스 디코더(20)는 어드레스(RA1~(k-1))와 "하이"레벨로 프리차지된 어드레스(RAk)를 디코딩하여 워드 라인들(WL1 ~ WLn)을 2개씩 동시에 순차적으로 선택한다. 그러면, 메모리 셀 어레이(100)는 선택된 워드 라인에 연결된 메모리 셀들(MC)의 데이터를 비트 라인쌍들((BL1, BL1B) ~ (BLm, BLmB))로 리드하고, 비트 라인 센스 증폭기들(미도시)에 의해서 리드된 데이터를 증폭한 후 해당 메모리 셀들(MC)에 다시 저장하는 리플레쉬 동작을 수행한다.
도6의 타이밍도로부터 알 수 있듯이, 도5에 나타낸 본 발명의 동적 반도체 메모리 장치는 절전 모드 동작시에 리플레쉬 제어신호(REFC)의 리플레쉬 주기는 2T가 되고, 펄스폭은 t가 되어 리플레쉬 동작시에 소모되는 전력이 줄어들게 된다. 만일 종래의 동적 반도체 메모리 장치의 1회의 리플레쉬 동작에 소모되는 전력이 P라고 하면, 본 발명의 동적 반도체 메모리 장치의 1회의 리플레쉬 동작에 소모되는 전력은 P/2가 된다.
상술한 실시예에서는 절전 모드 동작시에 "하이"레벨로 프리차지되는 로우 어드레스의 비트 수가 고정되어 있는 구성을 이용하여 설명하였지만, 프리차지되는 로우 어드레스의 비트 수가 가변되게 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작 방법은 소정 개수의 워드 라인들을 동시에 선택하여 데이터를 라이트하고, 리플레쉬 동작을 수행하기 때문에 리플레쉬 주기가 늘어나고 리플레쉬 시간이 감소되어 리플레쉬 동작시에 소모되는 전력을 줄일 수 있다.
따라서, 본 발명의 동적 반도체 메모리 장치는 밧데리를 전원으로 사용하는 휴대용 이동통신 기기에 적용되어 밧데리 전력 소모를 줄일 수 있다.

Claims (16)

  1. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 동작을 위한 절전 모드 제어신호를 발생하는 모드 설정 수단; 및
    리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리고, 상기 리플레쉬 제어신호의 펄스폭을 줄이는 리플레쉬 제어신호 발생수단, 상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 제외하고 계수하여 상기 소정 비트를 제외한 상기 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생수단, 상기 리플레쉬 명령에 응답하여 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 선택하여 출력하는 선택수단, 및 정상 모드 동작시에 상기 선택수단으로부터 출력되는 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 선택수단으로부터 출력되는 상기 소정 비트를 제외한 상기 리플레쉬 어드레스를 입력하고, 상기 소정 비트를 프리차지하여 상기 소정 비트를 제외한 상기 리플레쉬 어드레스와 상기 프리차치된 상기 소정 비트를 디코딩하는 어드레스 디코딩 수단을 구비하는 어드레스 제어수단을 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 리플레쉬 제어신호 발생수단은
    상기 동시에 선택되는 워드 라인들의 수가 n개 라면
    상기 리플레쉬 제어신호의 발생 주기를 n배로 늘리고, 펄스폭을 1/n로 줄이는 것을 특징으로 하는 동적 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 리플레쉬 어드레스의 소정 비트는
    하위 비트 어드레스임을 특징으로 하는 동적 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 어드레스 디코딩 수단은
    상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 프리차지하는 프리차지 회로를 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치.
  6. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 동작을 위한 절전 모드 제어신호를 발생하는 모드 설정 수단; 및
    리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리는 리플레쉬 제어신호 발생수단, 상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생수단, 상기 리플레쉬 명령에 응답하여 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 선택하여 출력하는 선택수단, 및 정상 모드 동작시에 상기 선택수단으로부터 출력되는 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 선택수단으로 출력되는 어드레스의 소정 비트를 프리차지하고 디코딩하여 상기 소정 개수의 워드 라인들을 동시에 선택하는 어드레스 디코딩 수단을 구비하는 어드레스 제어수단을 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 리플레쉬 제어신호 발생수단은
    상기 동시에 선택되는 워드 라인들의 수가 n개 라면
    상기 리플레쉬 제어신호의 발생 주기를 n배로 늘리는 것을 특징으로 하는 동적 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 리플레쉬 어드레스의 소정 비트는
    하위 비트 어드레스임을 특징으로 하는 동적 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 어드레스 디코딩 수단은
    상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 프리차지하는 프리차지 회로를 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치.
  10. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이를 구비한 동적 반도체 메모리 장치의 절전 모드 동작 방법에 있어서,
    모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 제어신호를 발생하는 절전 모드 제어신호 발생단계;
    리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리고, 리플레쉬 시간을 줄이는 리플레쉬 제어신호 발생단계;
    상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 어드레스의 소정 비트를 제외하고 계수하여 상기 소정 비트를 제외한 상기 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생단계; 및
    정상 모드 동작시에 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스의 상기 소정 비트를 프리차지하고 디코딩하는 어드레스 디코딩 단계를 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치의 절전 모드 동작 방법.
  11. 삭제
  12. 제10항에 있어서, 상기 리플레쉬 제어신호 발생단계는
    상기 동시에 선택되는 워드 라인들의 수가 n개 라면
    상기 리플레쉬 제어신호의 발생 주기를 n배로 늘리고, 펄스폭을 1/n로 줄이는 것을 특징으로 하는 동적 반도체 메모리 장치의 절전 모드 동작 방법.
  13. 제10항에 있어서, 상기 리플레쉬 어드레스의 소정 비트는
    하위 비트 어드레스임을 특징으로 하는 동적 반도체 메모리 장치의 절전 모드 동작 방법.
  14. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이를 구비한 동적 반도체 메모리 장치의 절전 모드 동작 방법에 있어서,
    모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 코드를 입력하여 절전 모드 제어신호를 발생하는 절전 모드 제어신호 발생단계;
    리플레쉬 명령에 응답하여 리플레쉬 제어신호를 발생하고, 상기 절전 모드 제어신호에 응답하여 상기 리플레쉬 제어신호의 발생 주기를 늘리는 리플레쉬 제어신호 발생단계;
    상기 리플레쉬 제어신호에 응답하여 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생단계; 및
    정상 모드 동작시에 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스를 디코딩하고, 상기 절전 모드 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스 또는 상기 리플레쉬 어드레스의 소정 비트를 프리차지하고 디코딩하는 어드레스 디코딩 단계를 구비하는 것을 특징으로 하는 동적 반도체 메모리 장치의 절전 모드 동작 방법.
  15. 제14항에 있어서, 상기 리플레쉬 제어신호 발생단계는
    상기 동시에 선택되는 워드 라인들의 수가 n개 라면
    상기 리플레쉬 제어신호의 발생 주기를 n배로 늘리는 것을 특징으로 하는 동적 반도체 메모리 장치의 절전 모드 동작 방법.
  16. 제14항에 있어서, 상기 리플레쉬 어드레스의 소정 비트는
    하위 비트 어드레스임을 특징으로 하는 동적 반도체 메모리 장치의 절전 모 드 동작 방법.
KR1020030101575A 2003-12-31 2003-12-31 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 KR100653686B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030101575A KR100653686B1 (ko) 2003-12-31 2003-12-31 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법
TW093136709A TWI248089B (en) 2003-12-31 2004-11-29 Dynamic semiconductor memory device and power saving mode of operation method of the same
US11/015,391 US7167407B2 (en) 2003-12-31 2004-12-16 Dynamic semiconductor memory device and power saving mode of operation method of the same
JP2004368250A JP2005196952A (ja) 2003-12-31 2004-12-20 ダイナミック半導体記憶装置及びこの装置の節電モード動作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101575A KR100653686B1 (ko) 2003-12-31 2003-12-31 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법

Publications (2)

Publication Number Publication Date
KR20050069453A KR20050069453A (ko) 2005-07-05
KR100653686B1 true KR100653686B1 (ko) 2006-12-04

Family

ID=34793207

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101575A KR100653686B1 (ko) 2003-12-31 2003-12-31 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법

Country Status (4)

Country Link
US (1) US7167407B2 (ko)
JP (1) JP2005196952A (ko)
KR (1) KR100653686B1 (ko)
TW (1) TWI248089B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833590B1 (ko) * 2006-06-29 2008-05-30 주식회사 하이닉스반도체 저전력 셀프 리프레쉬를 위한 워드라인 선택 회로
KR100770703B1 (ko) * 2006-08-30 2007-10-29 삼성전자주식회사 메모리 시스템의 전력 쓰로틀링 방법 및 메모리 시스템
KR100813547B1 (ko) * 2006-10-12 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR101046241B1 (ko) 2009-05-22 2011-07-04 주식회사 하이닉스반도체 리프레시 주기 신호 생성 회로 및 이를 이용한 반도체 집적회로
KR101094915B1 (ko) 2009-10-29 2011-12-15 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레쉬 테스트 회로
CN102376346B (zh) * 2010-08-20 2014-02-12 华邦电子股份有限公司 动态随机存取存储器单元及其数据更新方法
KR20120118356A (ko) 2011-04-18 2012-10-26 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55105891A (en) * 1979-01-30 1980-08-13 Sharp Corp Refresh system for dynamic memory
JPH0642263B2 (ja) * 1984-11-26 1994-06-01 株式会社日立製作所 デ−タ処理装置
US5148546A (en) * 1991-04-22 1992-09-15 Blodgett Greg A Method and system for minimizing power demands on portable computers and the like by refreshing selected dram cells
KR940009250B1 (ko) * 1991-12-18 1994-10-01 삼성전자 주식회사 복수개의 동작전압에 대응하는 리프레쉬 타이머
US5828610A (en) * 1997-03-31 1998-10-27 Seiko Epson Corporation Low power memory including selective precharge circuit
JP2000057763A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP4651766B2 (ja) * 1999-12-21 2011-03-16 富士通セミコンダクター株式会社 半導体記憶装置
JP2002184181A (ja) * 2000-03-24 2002-06-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
TW200523945A (en) 2005-07-16
TWI248089B (en) 2006-01-21
JP2005196952A (ja) 2005-07-21
US20050162964A1 (en) 2005-07-28
US7167407B2 (en) 2007-01-23
KR20050069453A (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
US6618314B1 (en) Method and architecture for reducing the power consumption for memory devices in refresh operations
KR101183684B1 (ko) 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법
US7710809B2 (en) Self refresh operation of semiconductor memory device
US7447098B2 (en) Semiconductor memory device having complete hidden refresh function
JP2002025252A (ja) 半導体メモリ装置
JP2004134026A (ja) 半導体記憶装置及びその制御方法
KR20050104807A (ko) 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템
EP0473388A2 (en) A dynamic type semiconductor memory device with a refresh function and method for refreshing the same
US6219292B1 (en) Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method
KR100881650B1 (ko) 반도체 메모리
EP1761932B1 (en) Dram with half and full density operation
US7085188B2 (en) Semiconductor memory device, control method thereof, and control method of semiconductor device
KR100653686B1 (ko) 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법
JPH10106264A (ja) 半導体記憶装置
JP4440118B2 (ja) 半導体メモリ
KR20210002945A (ko) 반도체 메모리 장치 및 메모리 시스템
JP2546161B2 (ja) ダイナミック型メモリ装置
KR100444703B1 (ko) 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템
US7218565B2 (en) Method and apparatus for independently refreshing memory capacitors
JPH0863969A (ja) 半導体記憶装置
KR100481923B1 (ko) 반도체 메모리 장치
JPH11297068A (ja) 半導体記憶装置
JPH0991958A (ja) Ｄｒａｍ
JPH04222986A (ja) 半導体記憶装置及び半導体記憶装置のデータ書き込み方法
KR20050073562A (ko) 반도체 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee