KR20050104807A - 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이 장치를 이용한 메모리 시스템을 공개한다. 이 장치는 n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들, 및 리프레쉬 제어단자를 통하여 n번의 리프레쉬 제어신호가 인가되는 것을 검출하여 카운팅 제어신호를 활성화하고, 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생회로를 구비하고, 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 것을 특징으로 한다. 따라서, 간단한 회로 구성으로 복수개의 메모리 셀 어레이 뱅크들을 위한 리프레쉬 어드레스를 발생하는 것이 가능하다.

Description

반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이 장치를 위한 메모리 시스템{Semiconductor memory device and refresh method of the same, and memory system for the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 억세스 효율을 증가시킬 수 있는 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이 장치를 위한 메모리 시스템에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 캐패시터에 전하의 형태로 데이터를 저장한다. 그런데, 캐패시터에 저장된 전하는 시간이 경과함에 따라 소멸되기 때문에 캐패시터에 저장된 데이터가 완전히 소멸되기 전에 데이터를 리드하고 다시 라이트 동작이 필요하며, 이를 리프레쉬 동작이라고 한다.
종래의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 뱅크들을 구비하며, 리드, 라이트, 및 리프레쉬 동작이 하나의 메모리 셀 어레이 뱅크에 대하여 수행된다. 그런데, 종래의 반도체 메모리 장치는 외부의 메모리 제어부로부터 명령 신호 단자들을 통하여 인가되는 명령 신호들에 응답하여 리드, 라이트, 및 리프레쉬 동작이 수행되기 때문에 하나의 메모리 셀 어레이 뱅크에 대한 리프레쉬 동작과 다른 메모리 셀 어레이 뱅크들에 대한 억세스 동작이 동시에 이루어질 수가 없다는 문제가 있다. 따라서, 종래의 반도체 메모리 장치는 데이터 입출력 효율이 떨어지게 된다.
상술한 바와 같은 문제점을 해결하기 위하여 리프레쉬 제어신호를 인가하기 위한 리프레쉬 명령 단자를 가진 반도체 메모리 장치가 소개되었다. 이 장치는 외부의 메모리 제어부로부터 인가되는 명령 신호들에 응답하여 리드 및 라이트 동작이 수행되고, 리프레쉬 명령 단자를 통하여 인가되는 리프레쉬 제어신호에 응답하여 리프레쉬 동작이 수행되기 때문에 하나의 메모리 셀 어레이 뱅크에 대한 리드 및 라이트 명령과 다른 뱅크들에 대한 리프레쉬 제어신호를 독립적으로 인가하는 것이 가능하다. 따라서, 이 장치는 내부적으로 하나의 메모리 셀 어레이 뱅크에 대한 억세스 동작을 수행하는 중에 다른 메모리 셀 어레이 뱅크들에 대한 리프레쉬 동작을 수행하는 것이 가능하여 데이터 입출력 효율이 증가된다.
그런데, 종래의 리프레쉬 명령 단자를 가진 반도체 메모리 장치는 억세스 동작과 리프레쉬 동작을 동시에 수행하는 것이 가능하지만, 리프레쉬 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생회로를 간단하게 구성하는 것이 용이하지 않다.
본 발명의 목적은 리프레쉬 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 회로 구성이 간단한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 리프레쉬 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 위한 메모리 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들, 및 리프레쉬 제어단자를 통하여 n번의 리프레쉬 제어신호가 인가되는 것을 검출하여 카운팅 제어신호를 활성화하고, 상기 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생수단을 구비하고, 상기 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 상기 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 것을 특징으로 한다.
상기 리프레쉬 어드레스 발생수단의 제1형태는 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기, 및 상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하고, 상기 n개의 서로 다른 뱅크 어드레스는 순서에 상관없이 입력되는 것을 특징으로 한다. 그리고, 상기 카운팅 제어신호 발생기는 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하는 카운터, 및 상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 검출기를 구비하는 것을 특징으로 한다.
상기 리프레쉬 어드레스 발생수단의 제2형태는 상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 시작 뱅크 어드레스이면 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기, 및 상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하고, 상기 n개의 서로 다른 뱅크 어드레스는 리프레쉬 시작 뱅크 어드레스가 먼저 입력되고, 상기 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 (n-1)개의 뱅크 어드레스가 순서에 상관없이 입력되는 것을 특징으로 한다. 그리고, 상기 카운팅 제어신호 발생기는 상기 뱅크 어드레스가 상기 리프레쉬 시작 뱅크 어드레스이면 상기 뱅크 어드레스를 래치하여 뱅크 어드레스 래치신호를 출력하는 어드레스 래치회로, 상기 뱅크 어드레스 래치신호가 활성화되면 상기 리프레쉬 제어신호를 출력하는 논리 게이트, 상기 논리 게이트로부터 출력되는 리프레쉬 제어신호에 응답하여 상기 n까지 카운팅하는 카운터, 상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 검출기, 및 상기 카운팅 제어신호가 활성화되면 상기 뱅크 어드레스 래치신호를 리셋하기 위한 리셋 신호를 발생하는 리셋회로를 구비하는 것을 특징으로 한다.
상기 리프레쉬 어드레스 발생수단의 제3형태는 상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 종료 뱅크 어드레스이면 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기, 및 상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하고, 상기 뱅크 어드레스는 상기 리프레쉬 종료 뱅크 어드레스를 제외한 (n-1)개의 뱅크 어드레스가 순서에 상관없이 먼저 입력되고, 상기 리프레쉬 종료 뱅크 어드레스가 입력되는 것을 특징으로 한다. 그리고, 상기 카운팅 제어신호 발생기는 상기 리프레쉬 제어신호에 응답하여 상기 뱅크 어드레스를 전송하는 데이터 전송기, 상기 리프레쉬 종료 뱅크 어드레스를 저장하는 리프레쉬 종료 뱅크 어드레스 저장기, 및 상기 데이터 전송기로부터 출력되는 뱅크 어드레스와 상기 리프레쉬 종료 뱅크 어드레스를 비교하여 일치하면 상기 카운팅 제어신호를 활성화하는 비교기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리프레쉬 방법은 n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들을 구비한 반도체 메모리 장치의 리프레쉬 방법에 있어서, 리프레쉬 제어단자를 통하여 인가되는 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 카운팅 제어신호를 활성화하는 단계, 상기 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 증가시켜 발생하는 단계를 구비하고, 상기 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 상기 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 것을 특징으로 한다.
상기 카운팅 제어신호 발생단계의 제1형태는 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하는 단계, 및 상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 단계를 구비하는 것을 특징으로 하고, 상기 n개의 서로 다른 뱅크 어드레스는 순서에 상관없이 입력되는 것을 특징으로 한다.
상기 카운팅 제어신호 발생단계의 제2형태는 상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 시작 뱅크 어드레스이면 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 것을 특징으로 하고, 상기 n개의 서로 다른 뱅크 어드레스는 리프레쉬 시작 뱅크 어드레스가 먼저 입력되고, 상기 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 (n-1)개의 뱅크 어드레스가 순서에 상관없이 입력되는 것을 특징으로 한다.
상기 카운팅 제어신호 발생단계의 제3형태는 상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 종료 뱅크 어드레스이면 상기 카운팅 제어신호를 활성화하는 것을 특징으로 하고, 상기 뱅크 어드레스는 상기 리프레쉬 종료 뱅크 어드레스를 제외한 (n-1)개의 뱅크 어드레스가 순서에 상관없이 먼저 입력되고, 상기 리프레쉬 종료 뱅크 어드레스가 입력되는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치를 위한 메모리 시스템은 리프레쉬 제어신호에 응답하여 n개의 서로 다른 뱅크 어드레스를 순차적으로 인가하는 메모리 제어부, 및 n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들, 및 리프레쉬 제어단자를 통하여 인가되는 상기 리프레쉬 제어신호에 응답하여 n개의 리프레쉬 제어신호가 인가되는 것을 검출하여 카운팅 제어신호를 활성화하고, 상기 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생수단을 구비하고, 상기 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 상기 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 반도체 메모리 장치를 구비하는 것을 특징으로 한다.
상기 리프레쉬 어드레스 발생수단의 제1형태는 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기, 및 상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하고, 이 경우에, 상기 메모리 제어부는 상기 n개의 서로 다른 뱅크 어드레스를 순서에 상관없이 출력하는 것을 특징으로 한다.
상기 리프레쉬 어드레스 발생수단의 제2형태는 상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 시작 뱅크 어드레스이면 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기, 및 상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하고, 이 경우에, 상기 메모리 제어부는 상기 n개의 서로 다른 뱅크 어드레스를 출력시에, 상기 리프레쉬 시작 뱅크 어드레스를 먼저 출력하고, 상기 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 (n-1)개의 뱅크 어드레스를 순서에 상관없이 출력하는 것을 특징으로 한다.
상기 리프레쉬 어드레스 발생수단의 제3형태는 상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 종료 뱅크 어드레스이면 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기, 및 상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하고, 이 경우에, 상기 메모리 제어부는 상기 n개의 서로 다른 뱅크 어드레스를 출력시에, 상기 리프레쉬 종료 뱅크 어드레스를 제외한 (n-1)개의 뱅크 어드레스를 순서에 상관없이 먼저 출력하고, 상기 리프레쉬 종료 뱅크 어드레스를 출력하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이 장치를 위한 메모리 시스템을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도로서, n개의 메모리 셀 어레이 뱅크들(10-1 ~ 10-n)을 구비한 메모리 셀 어레이(10), n개의 로우 어드레스 디코더들(12-1 ~ 12-n)을 구비한 로우 어드레스 디코더(12), n개의 컬럼 어드레스 디코더들(14-1 ~ 14-n)을 구비한 컬럼 어드레스 디코더(14), 리프레쉬 뱅크 어드레스 카운터(16), 리프레쉬 어드레스 카운터(18), 어드레스 래치(20), 뱅크 어드레스 디코더(22), 명령어 디코더(24), 선택기(26), 데이터 입력회로(28), 및 데이터 출력회로(30)로 구성되어 있다.
도1에서, WL은 하나의 대표적인 워드 라인을, BL은 하나의 대표적인 비트 라인을 나타내고, MC는 대표적인 하나의 메모리 셀을 나타낸다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
n개의 로우 어드레스 디코더들(12-1 ~ 12-n) 각각은 n개의 뱅크 선택신호들(BA1 ~ BAn) 각각에 응답하여 어드레스(radda)를 디코딩하여 n개의 메모리 셀 어레이 뱅크들(10-1 ~ 10-n) 각각의 워드 라인(WL)을 억세스한다. n개의 컬럼 어드레스 디코더들(14-1 ~ 14-n) 각각은 컬럼 어드레스(cadd)를 디코딩하여 n개의 메모리 셀 어레이 뱅크들(10-1 ~ 10-n) 각각의 비트 라인(BL)을 억세스한다. n개의 메모리 셀 어레이 뱅크들(10-1 ~ 10-n) 각각은 라이트 동작시에 선택된 워드 라인(WL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)에 데이터(din)를 저장하고, 리드 동작시에 선택된 워드 라인(WL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)로부터 데이터(dout)를 출력한다. 리프레쉬 뱅크 어드레스 카운터(16)는 리프레쉬 제어신호(REF)에 응답하여 n까지를 카운팅한 후 카운팅 제어신호(ACU)를 활성화한다. 리프레쉬 어드레스 카운터(18)는 활성화된 카운팅 제어신호(ACU)에 응답하여 이전의 리프레쉬 어드레스(RADD)에서 1만큼 증가된 새로운 로우 어드레스를 발생한다. 즉, 이전의 로우 어드레스가 "0"번지라고 가정하면 1만큼 증가된 로우 어드레스 "1"번지가 발생된다. 그 이후, 카운팅 제어신호가 비활성화되고, 리프레쉬 제어신호와 함께 뱅크 어드레스가 n번 또 다시 수신되면, 카운팅 제어신호는 다시 활성화된다. 그러면, 로우 어드레스는 "1"번지에서 "2"번지로 수정되어 발생된다. 결과적으로, 동일한 로우 어드레스에 대응되는 워드라인이 뱅크마다 한번씩 인네이블 되면, 로우 어드레스는 "1"만큼 증가된 로우 어드레스로 바꾸어진다. 이와같은 과정이 반복되면서 모든 워드라인에 대응되는 로우 어드레스가 발생되면서 리프레쉬 동작이 수행된다. 어드레스 래치(20)는 액티브 명령(ACT)에 응답하여 어드레스(ADD)를 래치하여 로우 어드레스(radd)로 출력하고, 라이트 및 리드 명령(WR, RD)에 응답하여 어드레스(ADD)를 래치하여 컬럼 어드레스(cadd)로 출력하고, 액티브 명령(ACT) 및 리프레쉬 명령(REF)에 응답하여 뱅크 어드레스(BA)를 래치하여 내부 뱅크 어드레스(ba)로 발생한다. 뱅크 어드레스 디코더(22)는 내부 뱅크 어드레스(ba)를 디코딩하여 뱅크 선택신호들(ba1 ~ ban)을 발생한다. 선택기(26)는 리프레쉬 제어신호(REF)에 응답하여 리프레쉬 동작시에는 리프레쉬 어드레스(RADD)를 선택하고, 라이트 및 리드 동작시에는 로우 어드레스(radd)를 선택하여 어드레스(radda)로 출력한다. 명령어 디코더(24)는 명령 신호(COM)를 디코딩하여 액티브 명령(ACT), 라이트 명령(WR), 및 리드 명령(RD)을 발생한다. 데이터 입력회로(28)는 라이트 명령(WR)에 응답하여 외부로부터 인가되는 데이터(Din)를 입력하여 메모리 셀 어레이(10)로 데이터(din)를 출력한다. 데이터 출력회로(30)는 리드 명령(RD)에 응답하여 메모리 셀 어레이(10)로부터 출력되는 데이터(dout)를 입력하여 외부로 데이터(Dout)를 출력한다.
도1에 나타낸 본 발명의 반도체 메모리 장치는 하나의 리프레쉬 어드레스 카운터(18)를 이용하여 n개의 메모리 셀 어레이 뱅크들(10-1 ~ 10-n)에 대한 리프레쉬 어드레스(RADD)를 발생한다. 리프레쉬 뱅크 어드레스 카운터(16)는 리프레쉬 제어신호(REF)에 응답하여 n까지를 카운팅하고, 리프레쉬 뱅크 어드레스 카운터(16)가 카운팅할 때마다 서로 다른 n개의 뱅크 어드레스(BA)가 외부의 메모리 제어부로부터 순차적으로 인가된다.
도2는 도1에 나타낸 리프레쉬 뱅크 어드레스 카운터의 실시예의 구성을 나타내는 것으로, T형 플립플롭들(40-1 ~ 40-3)로 구성된 3비트 카운터(40), NAND게이트(NA1), 및 인버터(I1)로 구성되어 있다.
도2에 나타낸 리프레쉬 뱅크 어드레스 카운터는 메모리 셀 어레이(10)가 8개의 메모리 셀 어레이 뱅크들로 구성된 경우에 적용을 위한 구성을 나타내는 것이다.
도2에 나타낸 구성 요소들 각각의 기능을 설명하면 다음과 같다.
3비트 카운터(40)는 리프레쉬 제어신호(REF)에 응답하여 순차적으로 카운팅하여 "000"에서 "111"까지의 출력신호들(Q1Q2Q3)을 발생한다. NAND게이트(NA1)와 인버터(I1)로 구성된 회로는 3비트 카운터(40)의 출력신호들(Q1Q2Q3)이 "111"이 되면 "하이"레벨의 카운팅 제어신호(ACU)를 활성화한다.
도3은 도1에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도로서, 메모리 셀 어레이(10)가 8개의 메모리 셀 어레이 뱅크들로 구성되고, 8개의 메모리 셀 어레이 뱅크들을 선택하기 위한 3비트의 뱅크 어드레스(BA)가 인가되는 경우를 예로 들어 설명하면 다음과 같다.
리프레쉬 제어신호(REF)가 인가되면 리프레쉬 뱅크 어드레스 카운터(16)는 리프레쉬 제어신호(REF)에 응답하여 "000"에서 "111"까지를 순차적으로 카운팅하여 "111"이 되면 "하이"레벨의 카운팅 제어신호(ACU)를 활성화한다. 그리고, 리프레쉬 제어신호(REF)와 함께 뱅크 어드레스(BA)가 인가되면 어드레스 래치(20)가 어드레스를 래치하여 내부 뱅크 어드레스(ba)를 발생한다. 뱅크 어드레스 디코더(22)는 내부 뱅크 어드레스(ba)를 디코딩하여 뱅크 선택신호들(ba1 ~ ba8)중의 해당 뱅크 선택신호를 발생한다. 만일 "000"의 뱅크 어드레스(BA)가 인가되면 뱅크 선택신호(ba1)를 발생하고, "010"의 뱅크 어드레스(BA)가 인가되면 뱅크 선택신호(ba3)를 발생하고, "111"의 뱅크 어드레스(BA)가 인가되면 뱅크 선택신호(ba8)를 발생한다. 뱅크 어드레스(BA)는 리프레쉬 뱅크 어드레스 카운터(16)가 "000"에서 "111"까지를 카운팅하는 동안 8개의 뱅크 어드레스(BA)가 한번씩 인가된다. 리프레쉬 어드레스 카운터(16)는 카운팅 제어신호(ACU)가 활성화될 때마다 리프레쉬 어드레스(RADD)를 1씩 증가한다.
즉, 본 발명의 반도체 메모리 장치는 간단한 회로 구성을 가지고, 하나의 메모리 셀 어레이 뱅크에 대한 라이트 또는 리드 동작을 수행하는 중에도 라이트 및 리드 동작을 수행하지 않는 다른 메모리 셀 어레이 뱅크들을 위한 리프레쉬 제어신호(REF) 및 뱅크 어드레스(BA)가 인가되면 내부적으로 하나의 메모리 셀 어레이 뱅크에 대한 라이트 또는 리드 동작을 수행하면서 다른 메모리 셀 어레이 뱅크들에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
도4는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 리프레쉬 뱅크 어드레스 카운터(16)를 리프레쉬 뱅크 어드레스 카운터(16')로 대체하여 구성되어 있다.
도4에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도1의 기능 설명을 참고로 하면 될 것이고, 여기에서는 추가되는 리프레쉬 뱅크 어드레스 카운터(16')의 기능에 대해서만 설명하기로 한다.
리프레쉬 뱅크 어드레스 카운터(16')는 리프레쉬 제어신호(REF)와 함께 리프레쉬 시작 또는 종료 뱅크 어드레스가 입력되면 리프레쉬 제어신호(REF)에 응답하여 n까지를 카운팅하여 카운팅 제어신호(ACU)를 활성화한다. 그리고, 리프레쉬 뱅크 어드레스 카운터(16')는 활성화된 카운팅 제어신호(ACU)가 발생되면 리셋된다.
즉, 도4에 나타낸 본 발명의 반도체 메모리 장치의 리프레쉬 뱅크 어드레스 카운터(16')는 리프레쉬 시작 또는 종료 뱅크 어드레스가 입력되면 카운팅을 시작하여 n개의 메모리 셀 어레이 뱅크들의 수를 카운팅한 후 리셋된다.
도5는 도4에 나타낸 리프레쉬 뱅크 어드레스 카운터의 실시예의 구성을 나타내는 것으로, 도3의 구성에 리프레쉬 시작 뱅크 어드레스 검출 및 래치회로(42), 리셋회로(44), NAND게이트(NA2), 및 인버터(I2)를 추가적으로 구비하여 구성되어 있다.
도5에 나타낸 리프레쉬 뱅크 어드레스 카운터는 메모리 셀 어레이(10)가 8개의 메모리 셀 어레이 뱅크들로 구성된 경우에 적용을 위한 구성을 나타내는 것이다.
도5에 나타낸 구성 요소들중 추가되는 구성 요소들 각각의 기능을 설명하면 다음과 같다.
리프레쉬 시작 뱅크 어드레스 검출 및 래치회로(42)는 리프레쉬 제어신호(REF)에 응답하여 뱅크 어드레스(BA)가 리프레쉬 시작 뱅크 어드레스이면 래치하여 뱅크 어드레스 래치신호(BAL)를 발생하고, 리셋 신호(RESET)에 응답하여 리셋된다. NAND게이트(NA2) 및 인버터(I2)로 구성된 회로는 뱅크 어드레스 래치신호(BAL)에 응답하여 리프레쉬 제어신호(REF)를 출력한다. 리셋회로(44)는 "하이"레벨의 카운팅 제어신호(ACU)에 응답하여 리셋 신호(RESET)를 발생한다. 그리고, 3비트 카운터(40), NAND게이트(NA1), 및 인버터(I1)로 구성된 회로는 인버터(I2)로부터 출력되는 신호에 응답하여 8까지를 카운팅 한 후 "하이"레벨의 카운팅 제어신호(ACU)를 발생한다. 이때, 외부의 메모리 제어부로부터 인가되는 뱅크 어드레스(BA)는 리프레쉬 시작 뱅크 어드레스부터 8개의 뱅크 어드레스가 순서에 상관없이 한번씩 입력된다.
도6은 도4에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도로서, 메모리 셀 어레이(10)가 8개의 메모리 셀 어레이 뱅크들로 구성되고, 8개의 메모리 셀 어레이 뱅크들을 선택하기 위한 3비트의 뱅크 어드레스(BA)가 인가되고, 리프레쉬 시작 뱅크 어드레스가 "000"인 경우를 예로 들어 설명하면 다음과 같다.
리프레쉬 제어신호(REF)와 함께 인가되는 뱅크 어드레스(BA)가 "000"이면 리프레쉬 시작 뱅크 어드레스 검출 및 래치회로(42)가 "하이"레벨의 뱅크 어드레스 래치신호(BAL)를 발생한다. NAND게이트(NA2)와 인버터(I2)로 구성된 회로는 "하이"레벨의 뱅크 어드레스 래치신호(BAL)에 응답하여 리프레쉬 제어신호(REF)를 출력한다. 3비트 카운터(40), NAND게이트(NA1), 및 인버터(I1)로 구성된 회로는 리프레쉬 제어신호(REF)에 응답하여 "000"에서 "111"까지를 순차적으로 카운팅하여 "111"이 되면 "하이"레벨의 카운팅 제어신호(ACU)를 발생한다. 리셋회로(44)는 "하이"레벨의 카운팅 제어신호(ACU)가 인가되면 "하이"레벨의 리셋 신호(RESET)를 발생하고, 리프레쉬 시작 뱅크 어드레스 검출 및 래치회로(42)는 "하이"레벨의 리셋 신호(RESET)에 응답하여 뱅크 어드레스 래치신호(BAL)를 "로우"레벨로 리셋한다. 그리고, 리프레쉬 어드레스 카운터(18)는 카운팅 제어신호(ACU)에 응답하여 "00...00"으로부터 1씩 업 카운팅한다. 외부의 메모리 제어부로부터 인가되는 뱅크 어드레스(BA)는 도시된 바와 같이 리프레쉬 시작 어드레스인 "000"부터 인가되고, 나머지 7개의 뱅크 어드레스는 순서에 상관없이 한번씩 입력되면 된다.
즉, 도4에 나타낸 본 발명의 반도체 메모리 장치 또한 간단한 회로 구성을 가지면서, 도1에 나타낸 반도체 메모리 장치와 마찬가지로 내부적으로 하나의 메모리 셀 어레이 뱅크에 대한 라이트 또는 리드 동작을 수행하면서 다른 메모리 셀 어레이 뱅크들에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
도7은 본 발명의 반도체 메모리 장치의 또 다른 실시예의 구성을 나타내는 블록도로서, 도4에 나타낸 리프레쉬 뱅크 어드레스 카운터(16')를 리프레쉬 뱅크 어드레스 검출기(16")로 대체하여 구성되어 있다.
도7에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도1의 기능 설명을 참고로 하면 될 것이고, 여기에서는 추가되는 리프레쉬 뱅크 어드레스 검출기(16")의 기능에 대해서만 설명하기로 한다.
리프레쉬 뱅크 어드레스 검출기(16")는 리프레쉬 제어신호(REF)에 응답하여 입력되는뱅크 어드레스(BA)가 리프레쉬 종료 뱅크 어드레스이면 카운팅 제어신호(ACU)를 활성화한다. 그리고, 리프레쉬 어드레스 카운터(18)는 활성화된 카운팅 제어신호(ACU)에 응답하여 업 카운팅하여 리프레쉬 어드레스(RADD)를 증가한다. 그래서, 증가된 로우 어드레스에 대응되는 워드라인이 각각의 뱅크에서 한번씩 활성화되도록 리프레쉬 동작이 수행된다.
즉, 카운팅 제어신호(ACU)는 리프레쉬 종료 뱅크 어드레스가 입력되면 8개의 메모리 셀 어레이 뱅크들을 선택하기 위한 뱅크 어드레스(BA)가 한번씩 입력된 것을 인식하여 활성화된다. 즉, 외부의 메모리 제어부는 8개의 메모리 셀 어레이 뱅크들을 선택하기 위한 뱅크 어드레스(BA)를 8번의 리프레쉬 제어신호(REF)에 응답하여 한번씩 입력한다. 그리고, 8개의 뱅크 어드레스(BA)를 입력시에 리프레쉬 종료 뱅크 어드레스를 제외한 7개의 뱅크 어드레스를 순차적으로 순서에 관계없이 입력한 후 리프레쉬 종료 어드레스를 입력한다.
도8은 도7에 나타낸 뱅크 어드레스 검출기의 실시예의 구성을 나타내는 것으로, 뱅크 어드레스 저장부(50), 비교기(52), 인버터(I3), 및 CMOS전송 게이트(T)로 구성되어 있다.
도8에 나타낸 구성 요소들 각각의 기능을 설명하면 다음과 같다.
뱅크 어드레스 저장부(50)는 리프레쉬 종료 뱅크 어드레스를 저장한다. 뱅크 어드레스 저장부(50)에 리프레쉬 종료 뱅크 어드레스를 저장하는 방법은 반도체 메모리 장치의 모드 설정 동작시에 모드 설정 코드를 입력함에 의해서 리프레쉬 종료 뱅크 어드레스를 설정하는 것이 가능하다. 이와같은 방법은 일반적인 반도체 메모리 장치에 구비되어 있는 기능을 이용하는 것이므로 자세한 설명은 생략하기로 한다. CMOS전송 게이트(T)는 "하이"레벨의 리프레쉬 제어신호(REF)에 응답하여 뱅크 어드레스(BA)를 전송한다. 비교기(52)는 뱅크 어드레스 저장부(50)에 저장된 리프레쉬 종료 뱅크 어드레스와 CMOS전송 게이트(T)를 통하여 전송되는 뱅크 어드레스가 일치하면 "하이"레벨의 카운팅 제어신호(ACU)를 발생한다.
도9는 도7에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 메모리 셀 어레이(10)가 8개의 메모리 셀 어레이 뱅크들로 구성되고, 8개의 메모리 셀 어레이 뱅크들을 선택하기 위한 3비트의 뱅크 어드레스(BA)가 인가되고, 리프레쉬 종료 뱅크 어드레스가 "111"인 경우를 예로 들어 설명하면 다음과 같다.
뱅크 어드레스 저장부(50)는 리프레쉬 종료 뱅크 어드레스인 "111"을 저장한다. CMOS전송 게이트(T)는 "하이"레벨의 리프레쉬 제어신호(REF)에 응답하여 뱅크 어드레스(BA)를 전송한다. 비교기(52)는 "하이"레벨의 리프레쉬 제어신호(REF)와 함께 인가되는 뱅크 어드레스(BA)가 "111"이면 카운팅 제어신호(ACU)를 활성화한다. 그리고, 리프레쉬 어드레스 카운터(18)는 활성화된 카운팅 제어신호(ACU)에 응답하여 "00...00"으로부터 1씩 업 카운팅한다. 그리고, 외부의 메모리 제어부로부터 인가되는 뱅크 어드레스(BA)는 도시된 바와 같이 리프레쉬 종료 뱅크 어드레스를 제외한 7개의 뱅크 어드레스가 순서에 상관없이 한번씩 입력되고 난 후에 리프레쉬 종료 뱅크 어드레스가 입력된다.
즉, 도7에 나타낸 본 발명의 반도체 메모리 장치 또한 간단한 회로 구성을 가지면서, 도1에 나타낸 반도체 메모리 장치와 마찬가지로 내부적으로 하나의 메모리 셀 어레이 뱅크에 대한 라이트 또는 리드 동작을 수행하면서 다른 메모리 셀 어레이 뱅크들에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
도10은 본 발명의 반도체 메모리 장치를 구비한 메모리 시스템을 나타내는 블록도로서, 메모리 제어부(100) 및 반도체 메모리 장치(200)로 구성되어 있다.
도10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(100)는 라이트 또는 리드 동작을 위한 명령 신호와 함께 어드레스(ADD) 및 뱅크 어드레스(BA)를 인가하고, 리프레쉬 제어신호(REF)와 함께 뱅크 어드레스(BA)를 인가하는 동작을 연속적으로 수행할 수 있다. 그리고, 리프레쉬 제어신호(REF)와 함께 뱅크 어드레스(BA)를 인가시에 반도체 메모리 장치(200)내의 메모리 셀 어레이 뱅크들을 선택하기 위한 모든 뱅크 어드레스(BA)를 순서에 상관없이 한번씩 인가한다. 예를 들어, 메모리 셀 어레이 뱅크들의 수가 8개이고, 반도체 메모리 장치가 도1의 구성을 가진다면, 메모리 제어부(100)는 8개의 리프레쉬 제어신호(REF)에 응답하여 8개의 서로 다른 뱅크 어드레스를 발생하면 된다. 반면에, 반도체 메모리 장치가 도4의 구성을 가진다면, 메모리 제어부(100)는 먼저 1개의 리프레쉬 제어신호(REF)에 응답하여 리프레쉬 시작 뱅크 어드레스를 발생하고, 다음, 7개의 리프레쉬 제어신호(REF)에 응답하여 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 7개의 뱅크 어드레스를 순서에 상관없이 한번씩 발생하면 된다. 그리고, 반도체 메모리 장치가 도7의 구성을 가진다면, 메모리 제어부(100)는 먼저 7개의 리프레쉬 제어신호(REF)에 응답하여 리프레쉬 종료 뱅크 어드레스를 제외한 7개의 뱅크 어드레스를 순서에 상관없이 한번씩 발생하고, 다음 1개의 리프레쉬 제어신호(REF)에 응답하여 리프레쉬 종료 뱅크 어드레스를 발생하면 된다. 또한 메모리 제어부(100)는 라이트 또는 리드 동작을 수행하는 메모리 셀 어레이 뱅크에 대한 리프레쉬 동작을 위한 리프레쉬 제어신호(REF) 및 뱅크 어드레스(BA)를 라이트 또는 리드 동작을 수행하는 메모리 셀 어레이 뱅크에 대한 라이트 또는 리드 동작이 완료된 후에 인가하면 된다. 반도체 메모리 장치(200)는 상술한 바와 같이 메모리 제어부(100)로부터 인가되는 라이트 또는 리드 동작을 위한 명령신호(COM)와 함께 인가된 뱅크 어드레스에 해당하는 하나의 메모리 셀 어레이 뱅크에 대한 라이트 또는 리드 동작을 수행하는 중에 메모리 제어부(100)로부터 인가되는 리프레쉬 제어신호(REF)와 함께 인가되는 뱅크 어드레스(BA)에 해당하는 다른 메모리 셀 어레이 뱅크에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
상술한 실시예들에 나타낸 반도체 메모리 장치의 리프레쉬 어드레스 발생회로는 1개의 리프레쉬 어드레스 카운터 및 1개의 리프레쉬 뱅크 어드레스 카운터(또는 리프레쉬 뱅크 어드레스 검출기)를 모든 메모리 셀 어레이 뱅크들에 대하여 공통적으로 구비하고, 메모리 셀 어레이 뱅크들의 수만큼의 서로 다른 뱅크 어드레스가 입력되면 이전의 리프레쉬 어드레스를 "1"만큼 증가하여 증가된 리프레쉬 어드레스를 발생한다. 따라서, 본 발명의 반도체 메모리 장치의 리프레쉬 어드레스 발생회로는 상술한 실시예의 구성을 다양하게 변형하게 구성될 수 있다.
또한, 상술한 실시예의 반도체 메모리 장치는 액티브, 라이트, 및 리드 명령을 발생하고, 액티브 명령에 응답하여 입력되는 어드레스를 로우 어드레스로 발생하고, 라이트 및 리드 명령에 응답하여 입력되는 어드레스를 컬럼 어드레스로 발생한다. 그러나, 네트워크 반도체 메모리 장치의 경우에는 명령어 디코더가 라이트 액티브 및 리드 액티브 명령을 발생하고, 라이트 액티브 및 리드 액티브 명령에 응답하여 입력되는 어드레스를 로우 어드레스로 발생하고, 명령없이 입력되는 어드레스를 컬럼 어드레스로 발생하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 리프레쉬 방법은 간단한 회로 구성 및 방법으로 복수개의 메모리 셀 어레이 뱅크들을 위한 리프레쉬 어드레스를 발생하는 것이 가능하다.
또한, 본 발명의 반도체 메모리 장치를 위한 메모리 시스템은 연속적으로 인가되는 라이트 또는 리드 동작을 위한 명령신호와 리프레쉬 제어신호에 응답하여 반도체 메모리 장치 내부적으로 라이트 또는 리드 동작과 리프레쉬 동작을 동시에 수행하는 것이 가능하다.
도1은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 리프레쉬 뱅크 어드레스 카운터의 실시예의 구성을 나타내는 것이다.
도3은 도1에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 리프레쉬 뱅크 어드레스 카운터의 실시예의 구성을 나타내는 것이다.
도6은 도4에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 반도체 메모리 장치의 또 다른 실시예의 구성을 나타내는 블록도이다.
도8은 도7에 나타낸 뱅크 어드레스 검출기의 실시예의 구성을 나타내는 것이다.
도9는 도7에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도10은 본 발명의 반도체 메모리 장치를 구비한 메모리 시스템을 나타내는 블록도이다.

Claims (26)

  1. n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들; 및
    리프레쉬 제어단자를 통하여 n번의 리프레쉬 제어신호가 인가되는 것을 검출하여 카운팅 제어신호를 활성화하고, 상기 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생수단을 구비하고,
    상기 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 상기 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 리프레쉬 어드레스 발생수단은
    상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기; 및
    상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 증가하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 n개의 서로 다른 뱅크 어드레스는
    순서에 상관없이 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 카운팅 제어신호 발생기는
    상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하는 카운터; 및
    상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 검출기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 리프레쉬 어드레스 발생수단은
    상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 시작 뱅크 어드레스이면 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기; 및
    상기 활성화된 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 인접한 리프레쉬 어드레스로 증가시켜 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 n개의 서로 다른 뱅크 어드레스는
    상기 리프레쉬 시작 뱅크 어드레스가 먼저 입력되고, 상기 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 (n-1)개의 뱅크 어드레스가 순서에 상관없이 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 카운팅 제어신호 발생기는
    상기 뱅크 어드레스가 상기 리프레쉬 시작 뱅크 어드레스이면 상기 뱅크 어드레스를 래치하여 뱅크 어드레스 래치신호를 출력하는 어드레스 래치회로;
    상기 뱅크 어드레스 래치신호가 활성화되면 상기 리프레쉬 제어신호를 출력하는 논리 게이트;
    상기 논리 게이트로부터 출력되는 리프레쉬 제어신호에 응답하여 상기 n까지 카운팅하는 카운터;
    상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 검출기; 및
    상기 카운팅 제어신호가 활성화되면 상기 뱅크 어드레스 래치신호를 리셋하기 위한 리셋 신호를 발생하는 리셋회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 리프레쉬 어드레스 발생수단은
    상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 종료 뱅크 어드레스이면 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기; 및
    상기 활성화된 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 인접한 리프레쉬 어드레스로 증가시켜 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 뱅크 어드레스는
    상기 리프레쉬 종료 뱅크 어드레스를 제외한 (n-1)개의 뱅크 어드레스가 순서에 상관없이 먼저 입력되고, 상기 리프레쉬 종료 뱅크 어드레스가 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 카운팅 제어신호 발생기는
    상기 리프레쉬 제어신호에 응답하여 상기 뱅크 어드레스를 전송하는 데이터 전송기;
    상기 리프레쉬 종료 뱅크 어드레스를 저장하는 리프레쉬 종료 뱅크 어드레스 저장기; 및
    상기 데이터 전송기로부터 출력되는 뱅크 어드레스와 상기 리프레쉬 종료 뱅크 어드레스를 비교하여 일치하면 상기 카운팅 제어신호를 활성화하는 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들을 구비한 반도체 메모리 장치의 리프레쉬 방법에 있어서,
    리프레쉬 제어단자를 통하여 인가되는 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 카운팅 제어신호를 활성화하는 단계;
    상기 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 증가시켜 발생하는 단계를 구비하고,
    상기 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 상기 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  12. 제11항에 있어서, 상기 카운팅 제어신호 발생 단계는
    상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하는 단계; 및
    상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  13. 제12항에 있어서, 상기 n개의 서로 다른 뱅크 어드레스는
    순서에 상관없이 입력되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  14. 제11항에 있어서, 상기 카운팅 제어신호 발생단계는
    상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 시작 뱅크 어드레스이면 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  15. 제14항에 있어서, 상기 n개의 서로 다른 뱅크 어드레스는
    상기 리프레쉬 시작 뱅크 어드레스가 먼저 입력되고, 상기 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 (n-1)개의 뱅크 어드레스가 순서에 상관없이 입력되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  16. 제11항에 있어서, 상기 카운팅 제어신호 발생단계는
    상기 뱅크 어드레스가 상기 리프레쉬 시작 뱅크 어드레스이면 상기 뱅크 어드레스를 래치하여 뱅크 어드레스 래치신호를 출력하는 단계;
    상기 뱅크 어드레스 래치신호가 활성화되면 상기 리프레쉬 제어신호를 출력하는 단계;
    상기 리프레쉬 제어신호에 응답하여 상기 n까지 카운팅하는 단계;
    상기 n이 카운팅되면 상기 카운팅 제어신호를 활성화하는 단계; 및
    상기 카운팅 제어신호가 활성화되면 상기 뱅크 어드레스 래치신호를 리셋하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  17. 제11항에 있어서, 상기 카운팅 제어신호 발생단계는
    상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 종료 뱅크 어드레스이면 상기 카운팅 제어신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  18. 제17항에 있어서, 상기 뱅크 어드레스는
    상기 리프레쉬 종료 뱅크 어드레스를 제외한 (n-1)개의 뱅크 어드레스가 순서에 상관없이 먼저 입력되고, 상기 리프레쉬 종료 뱅크 어드레스가 입력되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  19. 제17항에 있어서, 상기 카운팅 제어신호 발생단계는
    리프레쉬 종료 뱅크 어드레스를 저장하는 단계;
    상기 리프레쉬 제어신호에 응답하여 상기 뱅크 어드레스를 전송하는 단계; 및
    상기 저장된 뱅크 어드레스와 상기 전송된 뱅크 어드레스를 비교하여 일치하면 상기 카운팅 제어신호를 활성화하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  20. 리프레쉬 제어신호에 응답하여 n개의 서로 다른 뱅크 어드레스를 순차적으로 인가하는 메모리 제어부; 및
    n(n은 2이상의 정수)개의 메모리 셀 어레이 뱅크들, 및 리프레쉬 제어단자를 통하여 인가되는 상기 리프레쉬 제어신호에 응답하여 n개의 리프레쉬 제어신호가 인가되는 것을 검출하여 카운팅 제어신호를 활성화하고, 상기 활성화된 카운팅 제어신호에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생수단을 구비하고, 상기 리프레쉬 제어신호와 함께 순차적으로 인가되는 n개의 서로 다른 뱅크 어드레스에 응답하여 선택되는 n개의 메모리 셀 어레이 뱅크들 각각이 동일한 상기 리프레쉬 어드레스에 응답하여 리프레쉬 동작을 수행하는 반도체 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  21. 제20항에 있어서, 상기 리프레쉬 어드레스 발생수단은
    상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기; 및
    상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  22. 제21항에 있어서, 상기 메모리 제어부는
    상기 n개의 서로 다른 뱅크 어드레스를 순서에 상관없이 출력하는 것을 특징으로 하는 메모리 시스템.
  23. 제20항에 있어서, 상기 리프레쉬 어드레스 발생수단은
    상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 시작 뱅크 어드레스이면 상기 리프레쉬 제어신호에 응답하여 상기 n까지를 카운팅하여 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기; 및
    상기 활성화된 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  24. 제23항에 있어서, 상기 메모리 제어부는
    상기 n개의 서로 다른 뱅크 어드레스를 출력시에, 상기 리프레쉬 시작 뱅크 어드레스를 먼저 출력하고, 상기 리프레쉬 시작 뱅크 어드레스를 제외한 나머지 (n-1)개의 뱅크 어드레스를 순서에 상관없이 출력하는 것을 특징으로 하는 메모리 시스템.
  25. 제20항에 있어서, 상기 리프레쉬 어드레스 발생수단은
    상기 리프레쉬 제어신호와 함께 인가되는 뱅크 어드레스가 리프레쉬 종료 뱅크 어드레스이면 상기 카운팅 제어신호를 활성화하는 카운팅 제어신호 발생기; 및
    상기 카운팅 제어신호에 응답하여 상기 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  26. 제25항에 있어서, 상기 메모리 제어부는
    상기 n개의 서로 다른 뱅크 어드레스를 출력시에, 상기 리프레쉬 종료 뱅크 어드레스를 제외한 (n-1)개의 뱅크 어드레스를 순서에 상관없이 먼저 출력하고, 상기 리프레쉬 종료 뱅크 어드레스를 출력하는 것을 특징으로 하는 메모리 시스템.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856069B1 (ko) * 2007-03-29 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR20120098055A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 리프레쉬 제어방법
US9607678B2 (en) 2014-12-05 2017-03-28 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including same

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184350B2 (en) * 2004-05-27 2007-02-27 Qualcomm Incorporated Method and system for providing independent bank refresh for volatile memories
KR100668510B1 (ko) * 2005-06-30 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치
JP4428319B2 (ja) * 2005-08-30 2010-03-10 エルピーダメモリ株式会社 半導体記憶装置およびバンク・リフレッシュ方法
KR100640722B1 (ko) * 2005-10-05 2006-11-01 삼성전자주식회사 반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템
US7769942B2 (en) * 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
JP5087886B2 (ja) * 2006-08-18 2012-12-05 富士通株式会社 メモリ制御装置
JP4470185B2 (ja) 2006-11-28 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
CN101601098A (zh) * 2007-02-01 2009-12-09 富士通株式会社 监视老化试验装置和监视老化试验方法
US8208334B2 (en) 2010-02-08 2012-06-26 Micron Technology, Inc. Systems, memories, and methods for refreshing memory arrays
KR101053541B1 (ko) 2010-03-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치
US9286964B2 (en) * 2012-12-21 2016-03-15 Intel Corporation Method, apparatus and system for responding to a row hammer event
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
KR102133380B1 (ko) * 2013-08-09 2020-07-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
US9177626B2 (en) 2013-08-27 2015-11-03 Naoki Shimizu Semiconductor memory device
KR102223007B1 (ko) 2014-07-28 2021-03-04 삼성전자주식회사 반도체 메모리 장치, 이의 리프레쉬 방법 및 반도체 메모리 장치의 리프레쉬 카운터
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160035897A (ko) * 2014-09-24 2016-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 시스템
US9728245B2 (en) 2015-02-28 2017-08-08 Intel Corporation Precharging and refreshing banks in memory device with bank group architecture
KR20170082199A (ko) * 2016-01-05 2017-07-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
JP6622843B2 (ja) * 2018-04-19 2019-12-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのリフレッシュ方法
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3001342B2 (ja) * 1993-02-10 2000-01-24 日本電気株式会社 記憶装置
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JP2000163956A (ja) * 1998-11-24 2000-06-16 Sharp Corp 半導体記憶装置
JP2004259343A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置
US20050108460A1 (en) * 2003-11-14 2005-05-19 Intel Corporation Partial bank DRAM refresh
US6859407B1 (en) * 2004-01-14 2005-02-22 Infineon Technologies Ag Memory with auto refresh to designated banks
US7079440B2 (en) * 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode
KR100752639B1 (ko) * 2004-08-31 2007-08-29 삼성전자주식회사 외부 리프레쉬 핀과 외부 리프레쉬 뱅크 어드레스 핀을갖는 메모리 장치 및 그 리프레쉬 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856069B1 (ko) * 2007-03-29 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
US7719916B2 (en) 2007-03-29 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
KR20120098055A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 리프레쉬 제어방법
US9607678B2 (en) 2014-12-05 2017-03-28 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including same

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