KR20170082199A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 외부커맨드 및 외부어드레스를 출력하는 제1 반도체장치 및 상기 외부커맨드에 응답하여 내부액티브커맨드를 생성하고, 상기 외부어드레스에 응답하여 액티브어드레스를 생성하며, 상기 내부액티브커맨드에 응답하여 리프레시신호 및 리프레시어드레스를 생성하고, 상기 내부액티브커맨드 및 상기 액티브어드레스에 응답하여 내부동작을 수행하며, 상기 리프레시신호 및 리프레시어드레스에 응답하여 리프레시동작을 수행하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 리프레시동작을 수행하는 반도체장치를 포함하는 반도체시스템에 관한 것이다.
메모리 반도체에서 DRAM은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flesh Memory)와 달리 시간이 흐름에 따라 메모리 셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다. 리프레쉬는 뱅크 안의 각 셀들이 가지는 리텐션 타임(retention time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 타임이란 셀에 어떤 데이터를 기록한 후 리프레쉬 없이 데이터가 셀에 유지될 수 있는 시간을 말한다. 일반적으로 리프레시동작이 수행되고 있는 DRAM은 리드동작 또는 라이트동작과 같은 내부동작을 수행할 수 없다.
본 발명은 리드동작 또는 라이트동작을 포함하는 내부동작과 리프레시동작을 동시에 수행할 수 있는 반도체장치를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 외부커맨드 및 외부어드레스를 출력하는 제1 반도체장치 및 상기 외부커맨드에 응답하여 내부액티브커맨드를 생성하고, 상기 외부어드레스에 응답하여 액티브어드레스를 생성하며, 상기 내부액티브커맨드에 응답하여 리프레시신호 및 리프레시어드레스를 생성하고, 상기 내부액티브커맨드 및 상기 액티브어드레스에 응답하여 내부동작을 수행하며, 상기 리프레시신호 및 리프레시어드레스에 응답하여 리프레시동작을 수행하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 내부액티브커맨드 및 액티브어드레스에 응답하여 내부동작을 수행하는 내부동작제어회로, 상기 내부액티브커맨드에 응답하여 리프레시신호 및 리프레시어드레스를 생성하는 리프레시제어회로 및 상기 리프레시신호 및 상기 리프레시어드레스에 응답하여 리프레시동작을 수행하는 리프레시동작제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 내부액티브커맨드에 응답하여 생성된 리프레시어드레스와 액티브어드레스를 비교하여 비교결과에 따라 제어신호를 생성하는 어드레스비교부, 상기 제어신호에 응답하여 리프레시신호를 생성하는 리프레시신호생성회로 및 상기 리프레시신호 및 상기 리프레시어드레스에 응답하여 리프레시동작을 수행하는 리프레시동작제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 리드동작 또는 라이트동작을 포함하는 내부동작과 리프레시동작을 동시에 수행함으로써, 내부동작과 리프레시동작이 별도로 수행되어 발생되는 동작속도저하를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 동일한 메모리블럭에 내부동작과 리프레시동작이 동시에 수행되어 발생되는 오동작을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 전치리프레시신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 어드레스비교회로의 일 실시예에 따른 블럭도이다.
도 4는 도 3에 도시된 어드레스비교회로에 포함된 어드레스감산기의 일 실시예에 따른 회로도이다.
도 5는 도 3에 도시된 어드레스비교회로에 포함된 어드레스가산기의 일 실시예에 따른 회로도이다.
도 6은 도 3에 도시된 어드레스비교회로에 포함된 제1 비교부의 일 실시예에 따른 회로도이다.
도 7은 도 3에 도시된 어드레스비교회로에 포함된 제어신호출력부의 일 실시예에 따른 회로도이다.
도 8은 도 1에 도시된 반도체시스템에 포함된 리프레시신호생성회로의 일 실시예에 따른 회로도이다.
도 9 내지 도 11은 도 1 내지 도 8에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 1 내지 도 11에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)를 포함할 수 있다.
제1 반도체장치(11)는 외부커맨드(CMD_EXT) 및 외부어드레스(ADD_EXT)를 출력할 수 있다. 외부커맨드(CMD_EXT) 및 외부어드레스(ADD_EXT)는 다수의 비트를 포함할 수 있다. 외부커맨드(CMD_EXT) 및 외부어드레스(ADD_EXT)는 동일한 라인을 통해 전송되도록 구현될 수 있다. 실시예에 따라서 외부어드레스(ADD_EXT)는 외부커맨드(CMD_EXT)가 전송되는 라인 중 일부 라인을 통해 전송될 수 있다.
제2 반도체장치(12)는 커맨드디코더(13), 어드레스입력회로(14), 내부동작제어회로(15), 리프레시제어회로(16) 및 리프레시동작제어회로(17)을 포함할 수 있다.
커맨드디코더(13)는 외부커맨드(CMD_EXT)를 디코딩하여 내부액티브커맨드(IACT_CMD) 또는 내부리프레시커맨드(IREF_CMD)를 생성할 수 있다. 커맨드디코더(13)는 외부커맨드(CMD_EXT)가 내부액티브커맨드(IACT_CMD)에 대응하는 논리레벨조합을 갖는 경우 내부액티브커맨드(IACT_CMD)를 생성할 수 있다. 커맨드디코더(13)는 외부커맨드(CMD_EXT)가 내부리프레시커맨드(IREF_CMD)에 대응하는 논리레벨조합을 갖는 경우 내부리프레시커맨드(IREF_CMD)를 생성할 수 있다. 내부액티브커맨드(IACT_CMD)는 제2 반도체장치(12)의 내부동작을 수행하기 위한 펄스를 포함할 수 있다. 내부동작은 리드동작 또는 라이트동작을 포함할 수 있다. 내부리프레시커맨드(IREF_CMD)는 제2 반도체장치(12)의 리프레시동작을 수행하기 위한 펄스를 포함할 수 있다.
어드레스입력회로(14)는 외부어드레스(ADD_EXT)에 응답하여 액티브어드레스(IADD_ACT<1:N>)를 생성할 수 있다. 액티브어드레스(IADD_ACT<1:N>)는 N개의 비트를 포함할 수 있다. N은 자연수로 설정될 수 있다. 액티브어드레스(IADD_ACT<1:N>)는 메모리뱅크, 메모리블럭 및 워드라인을 선택하여 액티브하기 위한 어드레스를 포함할 수 있다.
내부동작제어회로(15)는 내부액티브커맨드(IACT_CMD) 및 액티브어드레스(IADD_ACT<1:N>)에 응답하여 내부동작을 수행할 수 있다. 내부동작은 리드동작 및 라이트동작을 포함할 수 있다. 내부동작제어회로(15)는 내부액티브커맨드(IACT_CMD)의 펄스가 생성되는 경우 액티브어드레스(IADD_ACT<1:N>)에 의해 선택된 메모리블럭의 워드라인에 대한 내부동작을 수행하도록 제어할 수 있다.
리프레시제어회로(16)는 전치리프레시신호생성회로(161), 리프레시어드레스생성회로(162), 어드레스비교회로(163) 및 리프레시신호생성회로(164)를 포함할 수 있다.
전치리프레시신호생성회로(161)는 내부액티브커맨드(IACT_CMD) 및 내부리프레시커맨드(IREF_CMD)에 응답하여 전치리프레시신호(REFP_PRF)를 생성할 수 있다. 전치리프레시신호생성회로(161)는 내부액티브커맨드(IACT_CMD)의 펄스가 생성되는 경우 전치리프레시신호(REFP_PRE)의 펄스를 생성할 수 있다. 전치리프레시신호생성회로(161)는 내부리프레시커맨드(IREF_CMD)의 펄스가 생성되는 경우 전치리프레시신호(REFP_PRE)의 펄스를 생성할 수 있다. 즉, 전치리프레시신호생성회로(161)는 내부동작 또는 리프레시동작이 수행되는 경우 전치리프레시신호(REFP_PRE)의 펄스를 생성할 수 있다.
리프레시어드레스생성회로(162)는 전치리프레시신호(REFP_PRE)에 응답하여 카운팅되는 리프레시어드레스(IADD_REF<1:N>)를 생성할 수 있다. 리프레시어드레스(IADD_REF<1:N>)는 N개의 비트를 포함할 수 있다. N은 자연수로 설정될 수 있다. 리프레시어드레스(IADD_REF<1:N>)는 메모리뱅크, 메모리블럭 및 워드라인을 선택하여 액티브하기 위한 어드레스를 포함할 수 있다. 리프레시어드레스생성회로(162)는 전치리프레시신호(REFP_PRE)가 생성될 때마다 카운팅되는 리프레시어드레스(IADD_REF<1:N>)를 생성할 수 있다. 리프레시어드레스생성회로(162)는 리프레시어드레스(IADD_REF<1:N>)에 포함된 워드라인어드레스를 모두 카운팅 한 후 블럭어드레스를 카운팅 할 수 있다.
어드레스비교회로(163)는 액티브어드레스(IADD_ACT<1:N>) 및 리프레시어드레스(IADD_REF<1:N>)를 비교하여 제어신호(CNTB)를 생성할 수 있다. 어드레스비교회로는 액티브어드레스(IADD_ACT<1:N>) 및 리프레시어드레스(IADD_REF<1:N>)의 일부 비트인 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>) 및 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)를 비교하여 제어신호(CNTB)를 생성할 수 있다. 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>) 및 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)는 메모리블럭에 대응하는 논리레벨조합을 가질 수 있다. 예를들어, 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)가 "000"의 논리레벨조합을 갖는 경우 제1 메모리블럭(미도시)을 액티브하고, 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)가 "001"의 논리레벨조합을 갖는 경우 제1 메모리블럭(미도시)에 인접한 제2 메모리블럭(미도시)을 액티브하며, 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)가 "010"의 논리레벨조합을 갖는 경우 제2 메모리블럭에 인접한 제3 메모리블럭(미도시)을 액티브할 수 있다. 제1 내지 제3 액티브어드레스가 "001"의 논리레벨조합을 갖는다는 것은 제1 액티브어드레스(IADD_ACT<1>)가 로직하이레벨("1")을 갖고, 제2 액티브어드레스(IADD_ACT<2>)가 로직로우레벨("0")을 가지며, 제3 액티브어드레스(IADD_ACT<3>)가 로직로우레벨("0")을 갖는다는 것을 의미한다. 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)와 같은 방법으로 메모리블럭을 선택할 수 있다. 제1 내지 제8 메모리블럭(미도시)은 서로 인접한 메모리블럭끼리 센스앰프를 공유할 수 있다. 동일한 메모리블럭에 내부동작과 리프레시동작이 동시에 발생하는 경우 신호간의 충돌이 일어나 오동작이 발생할 수 있다. 또한, 내부동작이 수행되는 메모리블럭과 인접한 메모리블럭에서 리프레시동작을 수행하는 경우 동일한 센스앰프를 사용할 수 있기 때문에 신호간의 충돌이 일어날 수 있다. 따라서, 어드레스비교회로(163)는 내부동작이 수행되는 구간에서 액티브어드레스(IADD_ACT<1:N>)에 대응하는 메모리블럭과 리프레시어드레스(IADD_REF<1:3>)에 대응하는 메모리블럭이 동일한 경우 리프레시동작을 차단하기 위해 인에이블되는 제어신호(CNTB)를 생성할 수 있다. 또한, 어드레스비교회로(163)는 내부동작이 수행되는 구간에서 액티브어드레스(IADD_ACT<1:N>)에 대응하는 메모리블럭과 리프레시어드레스(IADD_REF<1:3>)에 대응하는 메모리블럭이 인접한 경우 리프레시동작을 차단하기 위해 인에이블되는 제어신호(CNTB)를 생성할 수 있다. 어드레스비교회로(163)는 내부동작이 수행되는 구간을 제외한 구간에서 디스에이블되는 제어신호(CNTB)를 생성할 수 있다. 본 실시예에서는 인접한 메모리블럭끼리 센스앰프를 공유하는 8개의 메모리블럭을 예로 들었지만, 실시예에 따라 다수의 메모리블럭을 포함할 수 있다.
리프레시신호생성회로(164)는 제어신호(CNTB)에 응답하여 전치리프레시신호(REFP_PRE)를 버퍼링하여 리프레시신호(REFP)를 생성할 수 있다. 리프레시신호생성회로(164)는 제어신호(CNTB)가 인에이블되는 경우 리프레시신호(REFP)의 펄스의 생성을 차단할 수 있다. 리프레시신호생성회로(164)는 제어신호(CNTB)가 디스에이블되는 경우 전치리프레시신호(REFP_PRE)의 펄스를 지연시켜 리프레시신호(REFP)의 펄스를 생성할 수 있다.
리프레시동작제어회로(17)는 리프레시신호(REFP) 및 리프레시어드레스(IADD_REF<1:N>)에 응답하여 리프레시동작을 수행할 수 있다. 리프레시동작제어회로(17)는 리프레시신호(REFP)의 펄스가 생성되는 경우 리프레시어드레스(IADD_REF<1:N>)에 의해 선택된 메모리블럭의 워드라인에 대한 리프레시동작을 수행하도록 제어할 수 있다.
도 2를 참고하면, 전치리프레시신호생성회로(161)는 노어게이트(NOR21) 및 인버터(IV21)를 포함할 수 있다. 노어게이트(NOR21)는 내부액티브커맨드(IACT_CMD) 및 내부리프레시커맨드(IREF_CMD)를 부정논리합 연산하여 출력할 수 있다. 인버터(IV21)는 노어게이트(NOR21)의 출력을 반전버퍼링하여 전치리프레시신호(REFP_PRE)로 출력할 수 있다. 즉, 전치리프레시신호생성회로(161)는 내부액티브커맨드(IACT_CMD)에 로직하이레벨의 펄스가 포함되는 경우 로직하이레벨의 펄스를 포함하는 전치리프레시신호(REFP_PRE)를 출력할 수 있다. 전치리프레시신호생성회로(161)는 내부리프레시커맨드(IREF_CMD)에 로직하이레벨의 펄스가 포함되는 경우 로직하이레벨의 펄스를 포함하는 전치리프레시신호(REFP_PRE)를 출력할 수 있다.
도 3을 참고하면, 어드레스비교회로(163)은 어드레스조절부(31) 및 제어신호생성부(32)를 포함할 수 있다.
어드레스조절부(31)는 어드레스감산기(311) 및 어드레스가산기(312)를 포함할 수 있다.
어드레스감산기(311)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 입력받아 제1 내지 제3 감산어드레스(IADD_DN<1:3>)를 생성할 수 있다. 어드레스감산기(311)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 한비트 감산하여 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)에 대응하는 메모리블럭과 인접한 메모리블럭에 대응하는 제1 내지 제3 감산어드레스(IADD_DN<1:3>)를 생성할 수 있다. 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)에 대응하는 메모리블럭과 제1 내지 제3 감산어드레스(IADD_DN<1:3>)에 대응하는 메모리블럭은 센스앰프를 공유할 수 있다.
어드레스가산기(312)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 입력받아 제1 내지 제3 가산어드레스(IADD_UP<1:3>)를 생성할 수 있다. 어드레스가산기(312)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 한비트 가산하여 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)에 대응하는 메모리블럭과 인접한 메모리블럭에 대응하는 제1 내지 제3 가산어드레스(IADD_UP<1:3>)를 생성할 수 있다. 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)에 대응하는 메모리블럭과 제1 내지 제3 가산어드레스(IADD_UP<1:3>)에 대응하는 메모리블럭은 센스앰프를 공유할 수 있다.
제어신호생성부(32)는 제1 비교부(321), 제2 비교부(322), 제3 비교부(323) 및 제어신호출력부(324)를 포함할 수 있다.
제1 비교부(321)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 비교하여 제1 비교신호(COM1)를 생성할 수 있다. 제1 비교부(321)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)가 모두 같은 경우 로직로우레벨의 제1 비교신호(COM1)를 생성할 수 있다.
제2 비교부(322)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 감산어드레스(IADD_DN<1:3>)를 비교하여 제2 비교신호(COM2)를 생성할 수 있다. 제2 비교부(322)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 감산어드레스(IADD_DN<1:3>)가 모두 같은 경우 로직로우레벨의 제2 비교신호(COM)를 생성할 수 있다.
제3 비교부(323)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 가산어드레스(IADD_UP<1:3>)를 비교하여 제3 비교신호(COM3)를 생성할 수 있다. 제3 비교부(323)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 가산어드레스(IADD_UP<1:3>)가 모두 같은 경우 로직로우레벨의 제3 비교신호(COM3)를 생성할 수 있다.
제어신호출력부(324)는 내부동작구간신호(RACTB)에 응답하여 제1 내지 제3 비교신호(COM1, COM2, COM3)로부터 제어신호(CNTB)를 생성할 수 있다. 내부동작구간신호(RACTB)는 내부동작이 수행되는 구간동안 로직로우레벨로 인에이블 되는 신호일 수 있다. 제어신호출력부(324)는 내부동작구간신호(RACTB)가 인에이블되는 경우 제1 내지 제3 비교신호(COM1, COM2, COM3) 중 하나라도 로직로우레벨인 경우 로직로우레벨로 인에이블되는 제어신호(CNTB)를 생성할 수 있다. 제어신호출력부(324)는 내부동작구간신호(RACTB)가 디스에이블되는 경우 로직하이레벨로 디스에이블되는 제어신호(CNTB)를 생성할 수 있다.
도 4를 참고하면, 어드레스감산기(311)는 제1 감산어드레스생성부(41), 제2 감산어드레스생성부(42) 및 제3 감산어드레스생성부(43)를 포함할 수 있다.
제1 감산어드레스생성부(41)는 인버터(IV41)를 포함할 수 있다. 인버터(IV41)는 제1 액티브어드레스(IADD_ACT<1>)를 반전버퍼링하여 제1 감산어드레스(IADD_DN<1>)를 생성할 수 있다.
제2 감산어드레스생성부(42)는 부정베타적논리합게이트(NXOR41), 노어게이트(NOR41), 인버터들(IV42, IV43) 및 낸드게이트(NAND41)를 포함할 수 있다. 부정베타적논리합게이트(NXOR41)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>)를 부정베타적논리합 연산하여 출력할 수 있다. 노어게이트(NOR41)는 제1 액티브어드레스(IADD_ACT<1>) 및 제3 액티브어드레스(IADD_ACT<3>)를 부정논리합연산하여 출력할 수 있다. 인버터(IV42)는 노어게이트(NOR41)의 출력신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND41)는 부정베타적논리합게이트(NXOR41)의 출력신호 및 인버터(IV42)의 출력신호를 부정논리곱연산하여 출력할 수 있다. 인버터(IV43)는 낸드게이트(NAND41)의 출력신호를 반전버퍼링하여 제2 감산어드레스(IADD_DN<2>)로 출력할 수 있다. 즉, 제2 감산어드레스생성부(42)는 제1 액티브어드레스(IADD_ACT<1>)가 로직하이레벨인 경우 제2 액티브어드레스(IADD_ACT<2>)를 버퍼링하여 제2 감산어드레스(IADD_DN<2>)를 생성할 수 있다. 제2 감산어드레스생성부(42)는 제1 액티브어드레스(IADD_ACT<1>)가 로직로우레벨이고 제3 액티브어드레스(IADD_ACT<3>)가 로직하이레벨인 경우 제2 액티브어드레스(IADD_ACT<2>)를 반전버퍼링하여 제2 감산어드레스(IADD_DN<2>)를 생성할 수 있다. 제2 감산어드레스생성부(42)는 제1 액티브어드레스(IADD_ACT<1>) 및 제3 액티브어드레스(IADD_ACT<3>)가 로직로우레벨인 경우 제2 감산어드레스(IADD_DN<2>)를 로직로우레벨로 생성할 수 있다.
제3 감산어드레스생성부(43)는 노어게이트(NOR42), 인버터들(IV44, IV45) 및 낸드게이트(NAND42)를 포함할 수 있다. 노어게이트(NOR42)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>)를 부정논리합연산하여 출력할 수 있다. 인버터(IV44)는 노어게이트(NOR42)의 출력을 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND42)는 인버터(IV44)의 출력신호 및 제3 액티브어드레스(IADD_ACT<3>)를 부정논리곱연산하여 출력할 수 있다. 인버터(IV45)는 낸드게이트(NAND42)의 출력신호를 반전버퍼링하여 제3 감산어드레스(IADD_DN<3>)로 출력할 수 있다. 즉, 제3 감산어드레스생성부(43)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>)가 모두 로직로우레벨인 경우 제3 감산어드레스(IADD_DN<3>)를 로직로우레벨로 생성할 수 있다. 제3 감산어드레스생성부(43)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>) 중 하나라도 로직하이레벨인 경우 제3 액티브어드레스(IADD_ACT<3>)를 버퍼링하여 제3 감산어드레스(IADD_DN<3>)를 생성할 수 있다.
따라서, 어드레스감산기(311)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 한비트 감산하여 제1 내지 제3 감산어드레스(IADD_DN<1:3>)를 생성할 수 있다. 또한, 어드레스감산기(311)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)가 "000"의 논리레벨조합을 갖는 경우 "001"의 논리레벨조합을 갖는 제1 내지 제3 감산어드레스(IADD_DN<1:3>)를 생성할 수 있다.
도 5를 참고하면, 어드레스가산기(312)는 제1 가산어드레스생성부(51), 제2 가산어드레스생성부(52) 및 제3 가산어드레스생성부(53)를 포함할 수 있다.
제1 가산어드레스생성부(51)는 인버터(IV51)를 포함할 수 있다. 인버터(IV51)는 제1 액티브어드레스(IADD_ACT<1>)를 반전버퍼링하여 제1 가산어드레스(IADD_UP<1>)를 생성할 수 있다.
제2 가산어드레스생성부(52)는 부정베타적논리합게이트(NXOR51), 인버터들(IV52, IV53, IV54), 낸드게이트(NAND51) 및 노어게이트(NOR51)를 포함할 수 있다. 부정베타적논리합게이트(NXOR51)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>)를 부정베타적논리합 연산하여 출력할 수 있다. 인버터(IV52)는 부정베타적논리합게이트(NXOR51)의 출력신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAN51)는 제1 액티브어드레스(IADD_ACT<1>) 및 제3 액티브어드레스(IADD_ACT<3>)를 부정논리곱연산하여 출력할 수 있다. 인버터(IV53)는 낸드게이트(NAND51)의 출력신호를 반전버퍼링하여 출력할 수 있다. 노어게이트(NOR51)는 인버터(IV52)의 출력신호 및 인버터(IV53)의 출력신호를 부정논리합연산하여 출력할 수 있다. 인버터(IV54)는 노어게이트(NOR51)의 출력신호를 반전버퍼링하여 제2 가산어드레스(IADD_UP<2>)로 출력할 수 있다. 즉, 제2 가산어드레스생성부(52)는 제1 액티브어드레스(IADD_ACT<1>)가 로직로우레벨인 경우 제2 액티브어드레스(IADD_ACT<2>)를 버퍼링하여 제2 가산어드레스(IADD_UP<2>)를 생성할 수 있다. 제2 가산어드레스생성부(52)는 제1 액티브어드레스(IADD_ACT<1>)가 로직하이레벨이고 제3 액티브어드레스(IADD_ACT<3>)가 로직로우레벨인 경우 제2 액티브어드레스(IADD_ACT<2>)를 반전버퍼링하여 제2 가산어드레스(IADD_UP<2>)를 생성할 수 있다. 제2 감산어드레스생성부(42)는 제1 액티브어드레스(IADD_ACT<1>) 및 제3 액티브어드레스(IADD_ACT<3>)가 로직하이레벨인 경우 제2 가산어드레스(IADD_UP<2>)를 로직하이레벨로 생성할 수 있다.
제3 가산어드레스생성부(53)는 낸드게이트(NAN52), 인버터들(IV55, IV56) 및 노어게이트(NOR52)를 포함할 수 있다. 낸드게이트(NAND52)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>)를 부정논리곱연산하여 출력할 수 있다. 인버터(IV55)는 낸드게이트(NAND52)의 출력신호를 반전버퍼링하여 출력할 수 있다. 노어게이트(NOR52)는 인버터(IV55)의 출력신호 및 제3 액티브어드레스(IADD_ACT<3>)를 부정논리합연산하여 출력할 수 있다. 인버터(IV56)는 노어게이트(NOR52)의 출력신호를 반전버퍼링하여 제3 가산어드레스(IADD_UP<3>)로 출력할 수 있다. 즉, 제3 가산어드레스생성부(53)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>)가 모두 로직하이레벨인 경우 제3 가산어드레스(IADD_UP<3>)를 로직하이레벨로 생성할 수 있다. 제3 가산어드레스생성부(53)는 제1 액티브어드레스(IADD_ACT<1>) 및 제2 액티브어드레스(IADD_ACT<2>) 중 하나라도 로직로우레벨인 경우 제3 액티브어드레스(IADD_ACT<3>)를 버퍼링하여 제3 가산어드레스(IADD_UP<3>)를 생성할 수 있다.
따라서, 어드레스가산기(312)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 한비트 가산하여 제1 내지 제3 가산어드레스(IADD_UP<1:3>)를 생성할 수 있다. 또한, 어드레스가산기(312)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)가 "111"의 논리레벨조합을 갖는 경우 "110"의 논리레벨조합을 갖는 제1 내지 제3 가산어드레스(IADD_UP<1:3>)를 생성할 수 있다.
도 6을 참고하면, 제1 비교부(321)는 부정베타적논리합게이트들(NXOR61, NXOR62, NXOR63) 및 낸드게이트(NAND61)를 포함할 수 있다. 부정베타적논리합게이트(NXOR61)는 제1 리프레시어드레스(IADD_REF<1>) 및 제1 액티브어드레스(IADD_ACT<1>)를 부정베타적논리합연산하여 출력할 수 있다. 부정베타적논리합게이트(NXOR62)는 제2 리프레시어드레스(IADD_REF<2>) 및 제2 액티브어드레스(IADD_ACT<2>)를 부정베타적논리합연산하여 출력할 수 있다. 부정베타적논리합게이트(NXOR63)는 제3 리프레시어드레스(IADD_REF<3>) 및 제3 액티브어드레스(IADD_ACT<3>)를 부정베타적논리합연산하여 출력할 수 있다. 낸드게이트(NAND61)는 부정베타적논리합게이트들(NXOR61, NXOR62, NXOR63)의 출력신호를 부정논리합연산하여 제1 비교신호(COM1)를 생성할 수 있다. 즉, 제1 비교부(321)는 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)와 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)를 비교하여 모든 비트가 동일한 경우 로직로우레벨의 비교신호(COM1)를 출력할 수 있다. 제2 비교부(322) 및 제3 비교부(323)는 제1 비교부(321)와 입력되는 신호만 다를 뿐 내부구성 및 동작은 제1 비교부(321)와 동일하므로 구체적인 설명은 생략한다.
도 7을 참고하면, 제어신호출력부(324)는 제1 논리부(71) 및 제2 논리부(72)를 포함할 수 있다. 제1 논리부(71)는 제1 내지 제3 비교신호(COM1, COM2, COM3)를 합성하여 출력할 수 있다. 제1 논리부(71)는 제1 내지 제3 비교신호(COM1, COM2, COM3)중 하나라도 로직로우레벨을 갖는 경우 로직로우레벨의 합성비교신호(COM_SUM)를 생성할 수 있다. 제2 논리부(72)는 내부동작구간신호(RACTB)에 응답하여 합성비교신호(COM_SUM)를 버퍼링하여 제어신호(CNTB)로 출력할 수 있다. 제2 논리부(72)는 내부동작이 수행되는 구간에서 로직로우레벨로 인에이블되는 내부동작구간신호(RACTB)에 응답하여 합성비교신호(COM_SUM)를 버퍼링하여 제어신호(CNTB)로 출력할 수 있다. 제2 논리부(72)는 로직하이레벨로 디스에이블되는 내부동작구간신호(RACTB)에 응답하여 로직하이레벨로 디스에이블되는 제어신호(CNTB)를 생성할 수 있다.
도 8을 참고하면, 리프레시신호생성회로(164)는 지연부(81) 및 리프레시신호출력부(82)를 포함할 수 있다. 지연부(81)는 전치리프레시신호(REFP_PRE)를 기설정된 시점까지 지연시켜 지연리프레시신호(DREFP)를 생성할 수 있다. 기설정된 시점은 액티브어드레스(IADD_ACT<1:N>)와 리프레시어드레스(IADD_REF<1:N>)를 비교하여 제어신호(CNTB)가 정상적으로 생성되는 시점으로 설정하는 것이 바람직하다.
도 9는 본 발명의 일 실시예에 있어서 내부동작이 수행되는 경우 액티브어드레스(IADD_ACT<1:N>)와 리프레시어드레스(IADD_REF<1:N>)에 대응하는 메모리블럭이 동일하지 않거나 인접하지 않아 리프레시동작이 수행되는 경우를 나타내는 타이밍도이다.
우선, T11시점에 커맨드디코더(13)로부터 내부액티브커맨드(IACT_CMD)의 펄스가 생성되고, 어드레스입력회로(14)로부터 액티브어드레스(IADD_ACT<1:N>)가 생성되어 내부동작에 진입하게 된다. 전치리프레시신호생성회로(161)는 내부액티브커맨드(IACT_CMD)에 응답하여 T11시점에 전치리프레시신호(REFP_PRE)의 펄스를 생성할 수 있다. 리프레시어드레스생성회로(162)는 T11시점에 전치리프레시신호(REFP_PRE)의 펄스에 응답하여 리프레시어드레스(IADD_REF<1:N>)를 생성할 수 있다. 어드레스비교회로(163)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)와 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)를 비교하여 동일한 메모리블럭이 아니거나 인접한 메모리블럭이 아닌경우 로직하이레벨로 디스에이블되는 제어신호(CNTB)를 생성할 수 있다. 리프레시신호생성회로(164)는 로직하이레벨의 제어신호(CNTB)에 응답하여 전치리프레시신호(REFP_PRE)를 기설정된 구간민큼 지연시킨 T12시점에 리프레시신호(REFP)의 펄스를 생성할 수 있다. 따라서, 내부동작제어회로(15)는 내부액티브커맨드(IACT_CMD)의 펄스 및 액티브어드레스(IADD_ACT<1:N>)에 응답하여 내부동작을 수행하고, 리프레시동작제어회로(17)는 리프레시신호(REFP)의 펄스 및 리프레시어드레스(IADD_REF<1:N>)에 응답하여 리프레시동작을 수행할 수 있다.
도 10은 본 발명의 일 실시예에 있어서, 내부동작이 수행되는 경우 액티브어드레스(IADD_ACT<1:N>)와 리프레시어드레스(IADD_REF<1:N>)에 대응하는 메모리블럭이 동일하거나 인접하여 리프레시동작이 수행되지 않는 경우를 나타내는 타이밍도이다.
우선, T21시점에 커맨드디코더(13)로부터 내부액티브커맨드(IACT_CMD)의 펄스가 생성되고, 어드레스입력회로(14)로부터 액티브어드레스(IADD_ACT<1:N>)가 생성되어 내부동작에 진입하게 된다. 전치리프레시신호생성회로(161)는 내부액티브커맨드(IACT_CMD)에 응답하여 T21시점에 전치리프레시신호(REFP_PRE)의 펄스를 생성할 수 있다. 리프레시어드레스생성회로(162)는 T21시점에 전치리프레시신호(REFP_PRE)의 펄스에 응답하여 리프레시어드레스(IADD_REF<1:N>)를 생성할 수 있다. 어드레스비교회로(163)는 제1 내지 제3 액티브어드레스(IADD_ACT<1:3>)와 제1 내지 제3 리프레시어드레스(IADD_REF<1:3>)를 비교하여 동일한 메모리블럭이 이거나 인접한 메모리블럭인 경우 로직로우레벨로 인에이블되는 제어신호(CNTB)를 생성할 수 있다. 리프레시신호생성회로(164)는 로직로우레벨의 제어신호(CNTB)에 응답하여 리프레시신호(REFP)의 펄스를 생성을 차단한다. 따라서, 내부동작제어회로(15)는 내부액티브커맨드(IACT_CMD)의 펄스 및 액티브어드레스(IADD_ACT<1:N>)에 응답하여 내부동작을 수행하고, 리프레시동작제어회로(17)는 리프레시동작을 수행하지 않는다.
도 11은 본 발명의 일 실시예에 있어서, 외부로부터 리프레시커맨드가 입력되어 리프레시동작을 수행하는 경우를 나타내는 타이밍도이다.
우선, T31시점에 커맨드디코더(13)로부터 내부리프레시커맨드(IREF_CMD)의 펄스가 생성될 수 있다. 전치리프레시신호생성회로(161)는 내부리프레시커맨드(IREF_CMD)에 응답하여 T31시점에 전치리프레시신호(REFP_PRE)의 펄스를 생성할 수 있다. 리프레시어드레스생성회로(162)는 T31시점에 전치리프레시신호(REFP_PRE)의 펄스에 응답하여 리프레시어드레스(IADD_REF<1:N>)를 생성할 수 있다. 어드레스비교회로(163)는 내부동작을 수행하는 구간이 아니기 때문에 로직하이레벨로 디스에이블되는 제어신호(CNTB)를 생성할 수 있다. 리프레시신호생성회로(164)는 로직하이레벨의 제어신호(CNTB)에 응답하여 전치리프레시신호(REFP_PRE)를 기설정된 구간민큼 지연시킨 T32시점에 리프레시신호(REFP)의 펄스를 생성할 수 있다. 따라서,리프레시동작제어회로(17)는 리프레시신호(REFP)의 펄스 및 리프레시어드레스(IADD_REF<1:N>)에 응답하여 리프레시동작을 수행할 수 있다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체시스템은 내부액티브커맨드(IACT_CMD)가 입력되어 리드동작 또는 라이트동작과 같은 내부동작을 수행하는 경우 내부에서 리프레시어드레스(IADD_REF<1:N>)를 생성하여 내부동작과 리프레시동작을 동시에 수행할 수 있다. 또한, 액티브어드레스(IADD_ACT<1:N>)와 리프레시어드레스(IADD_REF<1:N>)가 동일한 메모리블럭에 대응하거나, 인접한 메모리블럭에 대응하는 경우 같은 센스앰프를 사용하여 발생하는 오동작을 방지하기 위해 리프레시동작을 중단할 수 있다.
앞서, 도 1 내지 도 11에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(12)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(11)를 포함할 수 있다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 제1 반도체장치 12: 제2 반도체장치
13: 커맨드디코더 14: 어드레스입력회로
15: 내부동작제어회로 16: 리프레시제어회로
17: 리프레시동작제어회로 161: 전치리프레시신호생성회로
162: 리프레시어드레스생성회로 163: 어드레스비교회로
164: 리프레시신호생성회로 31: 어드레스조절부
32: 제어신호생성부 311: 어드레스감산기
312: 어드레스가산기 321: 제1 비교부
322: 제2 비교부 323: 제3 비교부
324: 제어신호출력부 41: 제1 감산어드레스생성부
42: 제2 감산어드레스생성부 43: 제3 감산어드레스생성부
51: 제1 가산어드레스생성부 52: 제2 가산어드레스생성부
53: 제3 가산어드레스생성부 71: 제1 논리부
72: 제2 논리부 81: 지연부
82: 리프레시신호출력부 1000: 전자시스템
1001: 데이터저장부 1002: 메모리컨트롤러
1003: 버퍼메모리

Claims (27)

  1. 외부커맨드 및 외부어드레스를 출력하는 제1 반도체장치; 및
    상기 외부커맨드에 응답하여 내부액티브커맨드를 생성하고, 상기 외부어드레스에 응답하여 액티브어드레스를 생성하며, 상기 내부액티브커맨드에 응답하여 리프레시신호 및 리프레시어드레스를 생성하고, 상기 내부액티브커맨드 및 상기 액티브어드레스에 응답하여 내부동작을 수행하며, 상기 리프레시신호 및 리프레시어드레스에 응답하여 리프레시동작을 수행하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 내부동작은 리드동작 또는 라이트동작을 포함하는 반도체시스템.
  3. 제 1 항에 있어서, 상기 리프레시어드레스는 상기 내부액티브커맨드에 응답하여 카운팅되는 반도체시스템.
  4. 제 1 항에 있어서, 상기 리프레시신호는 상기 내부액티브커맨드 및 내부리프레시커맨드에 응답하여 생성되는 반도체시스템.
  5. 제 1 항에 있어서, 상기 리프레시신호는 상기 액티브어드레스 및 상기 리프레시어드레스를 비교한 결과에 따라 펄스의 생성이 차단되는 반도체시스템.
  6. 제 5 항에 있어서, 상기 리프레시신호는 상기 액티브어드레스에 대응되는 메모리블럭과 상기 리프레시어드레스에 대응되는 메모리블럭이 동일한 경우 펄스의 생성이 차단되는 반도체시스템.
  7. 제 5 항에 있어서, 상기 리프레시신호는 상기 액티브어드레스에 대응되는 메모리블럭과 상기 리프레시어드레스에 대응되는 메모리블럭이 인접한 경우 펄스의 생성이 차단되는 반도체시스템.
  8. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 외부커맨드에 응답하여 상기 내부액티브커맨드 또는 내부리프레시커맨드를 생성하는 커맨드디코더;
    상기 내부액티브커맨드 및 상기 액티브어드레스에 응답하여 상기 내부동작을 수행하는 내부동작제어회로;
    상기 내부액티브커맨드 또는 상기 내부리프레시커맨드에 응답하여 상기 리프레시어드레스 및 상기 리프레시신호를 생성하는 리프레시제어회로; 및
    상기 리프레시신호 및 상기 리프레시어드레스에 응답하여 리프레시동작을 수행하는 리프레시동작제어회로를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 리프레시제어회로는
    상기 내부액티브커맨드 또는 상기 내부리프레시커맨드에 응답하여 전치리프레시신호를 생성하는 전치리프레시신호생성회로;
    상기 전치리프레시신호에 응답하여 카운팅되는 상기 리프레시어드레스를 생성하는 리프레시어드레스생성회로;
    상기 액티브어드레스 및 상기 리프레시어드레스를 비교하여 비교결과에 따라 제어신호를 생성하는 어드레스비교회로; 및
    상기 제어신호에 응답하여 상기 전치리프레시신호를 버퍼링하여 상기 리프레시신호를 생성하는 리프레시신호생성회로를 포함하는 반도체시스템.
  10. 제 9 항에 있어서, 상기 제어신호는 상기 액티브어드레스에 대응되는 메모리블럭과 상기 리프레시어드레스에 대응되는 메모리블럭이 동일하거나 인접한 경우 인에이블되는 반도체시스템.
  11. 제 9 항에 있어서, 상기 리프레시신호생성회로는 상기 제어신호가 인에이블되는 경우 상기 리프레시신호의 펄스의 생성을 차단하는 반도체시스템.
  12. 제 9 항에 있어서, 상기 어드레스비교회로는
    상기 액티브어드레스에 응답하여 가산어드레스 및 감산어드레스를 생성하는 어드레스조절부; 및
    상기 액티브어드레스, 상기 가산어드레스 및 상기 감산어드레스와 상기 리프레시어드레스를 비교하여 제어신호를 생성하는 제어신호생성부를 포함하는 반도체시스템.
  13. 제 12 항에 있어서, 상기 가산어드레스 및 상기 감산어드레스는 상기 액티브어드레스에 대응되는 메모리블럭과 인접한 메모리블럭에 대응되는 반도체시스템.
  14. 내부액티브커맨드 및 액티브어드레스에 응답하여 내부동작을 수행하는 내부동작제어회로;
    상기 내부액티브커맨드에 응답하여 리프레시신호 및 리프레시어드레스를 생성하는 리프레시제어회로; 및
    상기 리프레시신호 및 상기 리프레시어드레스에 응답하여 리프레시동작을 수행하는 리프레시동작제어회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 내부동작은 리드동작 또는 라이트동작을 포함하는 반도체장치.
  16. 제 14 항에 있어서, 상기 리프레시어드레스는 상기 내부액티브커맨드에 응답하여 카운팅되는 반도체장치.
  17. 제 14 항에 있어서, 상기 리프레시신호는 상기 액티브어드레스 및 상기 리프레시어드레스를 비교한 결과에 따라 펄스의 생성이 차단되는 반도체장치.
  18. 제 17 항에 있어서, 상기 리프레시신호는 상기 액티브어드레스에 대응되는 메모리블럭과 상기 리프레시어드레스에 대응되는 메모리블럭이 동일하거나 인접한 경우 펄스의 생성이 차단되는 반도체장치.
  19. 제 14 항에 있어서, 상기 리프레시제어회로는
    상기 내부액티브커맨드 또는 내부리프레시커맨드에 응답하여 전치리프레시신호를 생성하는 전치리프레시신호생성회로;
    상기 전치리프레시신호에 응답하여 카운팅되는 상기 리프레시어드레스를 생성하는 리프레시어드레스생성회로;
    상기 액티브어드레스 및 상기 리프레시어드레스를 비교하여 비교결과에 따라 제어신호를 생성하는 어드레스비교회로; 및
    상기 제어신호에 응답하여 상기 전치리프레시신호를 버퍼링하여 상기 리프레시신호를 생성하는 리프레시신호생성회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제어신호는 상기 액티브어드레스에 대응되는 메모리블럭과 상기 리프레시어드레스에 대응되는 메모리블럭이 동일하거나 인접한 경우 인에이블되는 반도체장치.
  21. 제 19 항에 있어서, 상기 리프레시신호생성회로는 상기 제어신호가 인에이블되는 경우 상기 리프레시신호의 생성을 차단하는 반도체장치.
  22. 내부액티브커맨드에 응답하여 생성된 리프레시어드레스와 액티브어드레스를 비교하여 비교결과에 따라 제어신호를 생성하는 어드레스비교회로;
    상기 제어신호에 응답하여 리프레시신호를 생성하는 리프레시신호생성회로; 및
    상기 리프레시신호 및 상기 리프레시어드레스에 응답하여 리프레시동작을 수행하는 리프레시동작제어회로를 포함하는 반도체장치.
  23. 제 22 항에 있어서, 상기 제어신호는 상기 액티브어드레스에 대응되는 메모리블럭과 상기 리프레시어드레스에 대응되는 메모리블럭이 동일하거나 인접한 경우 인에이블되는 반도체장치.
  24. 제 22 항에 있어서, 상기 리프레시신호생성회로는 상기 제어신호가 인에이블되는 경우 상기 리프레시신호의 펄스의 생성을 차단하는 반도체장치.
  25. 제 22 항에 있어서, 상기 어드레스비교회로는
    상기 액티브어드레스에 응답하여 가산어드레스 및 감산어드레스를 생성하는 어드레스조절부; 및
    상기 액티브어드레스, 상기 가산어드레스 및 상기 감산어드레스와 상기 리프레시어드레스를 비교하여 제어신호를 생성하는 제어신호생성부를 포함하는 반도체장치.
  26. 제 25 항에 있어서, 상기 가산어드레스 및 상기 감산어드레스는 상기 액티브어드레스에 대응되는 메모리블럭과 인접한 메모리블럭에 대응되는 반도체장치.
  27. 제 22 항에 있어서, 상기 내부액티브커맨드 및 상기 액티브어드레스에 응답하여 내부동작을 수행하는 내부동작제어회로를 더 포함하는 반도체장치.
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