TWI730198B - 半導體裝置 - Google Patents

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TWI730198B
TWI730198B TW106140803A TW106140803A TWI730198B TW I730198 B TWI730198 B TW I730198B TW 106140803 A TW106140803 A TW 106140803A TW 106140803 A TW106140803 A TW 106140803A TW I730198 B TWI730198 B TW I730198B
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金鶴松
朴珉秀
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韓商愛思開海力士有限公司
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Abstract

一種半導體裝置可以被提供裝置。所述半導體裝置可以包括：時段碼 產生電路，其被配置為產生具有與第一命令或第二命令相對應的邏輯位準組合的時段碼。所述半導體裝置可以包括碼合成電路，其被配置為將時段碼與前一合成碼相加，來產生合成碼。所述半導體裝置可以包括緩衝器控制電路，其被配置為將合成碼與選擇控制碼進行比較，來產生用於控制數據選通信號的輸入的緩衝器止動信號。

Description

半導體裝置
本發明的實施例整體而言可以關於一種包括輸入緩衝器電路的半導體裝置，所述輸入緩衝器電路被配置用於接收數據選通信號。
近來，從數據選通信號產生的多個輸入/輸出(I/O)控制信號已被用於包括半導體裝置的半導體系統的快速操作。I/O控制信號可以設定為彼此具有不同的相位，並且可以用於數據的輸入和輸出。例如，半導體裝置可以產生具有90度的相位差的四個I/O控制信號，並且可以利用四個I/O控制信號來接收或輸出數據。在這種情況下，半導體裝置可以以比使用數據選通信號輸入或輸出數據的其它半導體裝置更高的速度操作。
相關申請案的交叉引用：
本申請案請求2017年3月20日提交的申請號為10-2017-0034872的韓國申請案的優先權，其全部內容透過引用合併於此。
根據一個實施例，可以提供一種半導體裝置。所述半導體裝置可以包括時段碼產生電路、碼合成電路和緩衝器控制電路。時段碼產生電路可以 被配置為產生具有與第一命令或第二命令相對應的邏輯位準組合的時段碼。碼合成電路可以被配置為將時段碼與前一合成碼相加，來產生合成碼。緩衝器控制電路可以被配置為將合成碼與選擇控制碼進行比較，來產生用於控制數據選通信號的輸入的緩衝器止動信號。
根據一個實施例，可以提供一種半導體裝置。所述半導體裝置可以包括：碼選擇電路、碼合成電路和緩衝器控制電路。碼選擇電路可以被配置為基於合成碼來輸出第一控制碼或第二控制碼作為選擇控制碼。碼合成電路可以被配置為將具有與第一命令或第二命令相對應的邏輯位準組合的時段碼與前一合成碼相加，來產生合成碼。緩衝器控制電路可以被配置為將合成碼與選擇控制碼進行比較，來產生用於控制數據選通信號的輸入的緩衝器止動信號。
1:命令解碼器
1000:電子系統
1001:數據儲存電路
1002:記憶體控制器
1003:緩衝記憶體
1004:輸入/輸出介面
2:時段碼產生電路
3:碼合成電路
31:加法器
32:碼鎖存電路
4:輸入緩衝器電路
41:輸入驅動器
42:內部控制電路
43:信號輸出單元
5:分頻電路
6:控制碼產生電路
61:第一計數器
62:第二計數器
7:碼選擇電路
8:緩衝器控制電路
81:比較/控制信號產生電路
811:潛伏信號產生電路
812:潛伏選擇電路
813:鎖存電路
82:碼比較電路
83:緩衝器止動信號產生電路
831:第一鎖存器
832:第二鎖存器
833:選擇器
BF_DIS:緩衝器止動信號
BF_EN:緩衝器啟動信號
CA<L：1>:外部控制信號
CENB:比較/控制信號
CMD1:第一命令
CMD2:第二命令
CNTC1<3：1>:第一控制碼
CNTC2<3：1>:第二控制碼
COM:比較信號
DQS:數據選通信號
DQS1:第一I/O控制信號
DQS2:第二I/O控制信號
DQS3:第三I/O控制信號
DQS4:第四I/O控制信號
DQSB:反相數據選通信號
DRVS:驅動信號
ICNT:內部控制信號
IDQS:內部數據選通信號
IV71:反相器
IV72:反相器
NAND81:反及閘
NOR81:反或閘
NOR82:反或閘
PC<3：1>:時段碼
PC<1>:第一時段碼
PC<2>:第二時段碼
PC<3>:第三時段碼
PREA:前導碼信號
SC<1>:第一合成碼
SC<2>:第二合成碼
SC<3>:第三合成碼
SC<3：1>:合成碼
SC<3：2>:第二和第三合成碼
SPC<3：1>:合成時段碼
SCNTC<3：1>:選擇控制碼
SCNTC<1>:第一選擇控制碼
SCNTC<2>:第二選擇控制碼
T11~T16:時間點
T21~T25:時間點
T31~T36:時間點
T71:傳輸閘
T72:傳輸閘
tWPRE:前導碼時段
tWPST:後導碼時段
WLPRE1:第一預潛伏信號
WLPRE2:第二預潛伏信號
WLS:潛伏信號
WLSEL:選擇潛伏信號
WT:寫入操作
XOR81:互斥或閘
XOR82:互斥或閘
圖1是示出了根據本發明的實施例的半導體裝置的配置的方塊圖。
圖2是示出了根據由命令執行的操作所產生的時段碼的邏輯位準組合的表。
圖3是示出了圖1的半導體裝置所包括的碼合成電路的示例的配置的方塊圖。
圖4是示出了圖1的半導體裝置所包括的輸入緩衝器電路的示例的電路圖。
圖5是示出了圖1的半導體裝置所包括的碼選擇電路的示例的電路圖。
圖6是示出了圖1的半導體裝置所包括的比較/控制信號產生電路的示例配置的方塊圖。
圖7是示出了圖6所示的比較/控制信號產生電路的操作的時序圖。
圖8是示出了圖1的半導體裝置所包括的碼比較電路的示例的電路圖。
圖9是示出了在圖1的半導體裝置所包括的緩衝器止動信號產生電路的示例的電路圖。
圖10和圖11是示出了圖1至圖9所示的半導體裝置的操作的時序圖。
圖12是示出了採用參照圖1至圖11所描述的半導體裝置的電子系統的配置的方塊圖。
下面將參照附圖來描述本發明的各種實施例。然而，這裡描述的實施例僅用於示例的目的，並非旨在限制本發明的範圍。
各種實施例可以針對控制數據選通信號的輸入的半導體裝置。
作為參考，可以提供一個包括附加組件的實施例。此外，根據實施例，可以改變指示信號或電路的啟動狀態的高位準有效或低位準有效配置。此外，信號的邏輯位準可以與所描述的不同或相反。例如，描述為具有邏輯「高」位準的信號也可以具有邏輯「低」位準，並且被描述為具有邏輯「低」位準的信號也可以具有邏輯「高」位準。此外，可以修改用於實現相同功能或操作所需的一個邏輯閘或多個邏輯閘的配置。也就是說，根據具體情況，一種類型的操作的邏輯閘配置和用於相同類型的操作的另一個邏輯閘配置可以互相替換。如果需要，可以應用各種邏輯閘來實現這些配置。
參見圖1，根據一個實施例的半導體裝置可以包括：命令解碼器1、時段碼產生電路2、碼合成電路3、輸入緩衝器電路4、分頻電路(division circuit)5、控制碼產生電路6、碼選擇電路7和緩衝器控制電路8。
命令解碼器1可以回應於外部控制信號CA<L：1>，來產生第一命令CMD1和第二命令CMD2。命令解碼器1可以解碼外部控制信號CA<L：1>，來產生第一命令CMD1和第二命令CMD2。外部控制信號CA<L：1>可以包括命令和位址中的至少一個。外部控制信號CA<L：1>所包括的命令和位址可以經由相同的信號線傳送，或者可以經由兩個分開的信號線傳送。外部控制信號CA<L：1>所包括的位元數「L」可以根據實施例被設定為不同位元數。第一命令CMD1可以被致能以執行第一寫入操作。第一寫入操作可以被定義為無前導碼時段而執行的寫入操作。第二命令CMD2可以被致能以執行第二寫入操作。第二寫入操作可以被定義為利用前導碼時段執行的寫入操作。
時段碼產生電路2可以回應於第一命令CMD1和第二命令CMD2而產生包括三位元的時段碼PC<3：1>。時段碼產生電路2可以回應於被致能以執行第一寫入操作的第一命令CMD1，而產生具有第一邏輯位準組合的時段碼PC<3：1>。時段碼產生電路2可以回應於被致能以執行第二寫入操作的第二命令CMD2，而產生具有第二邏輯位準組合的時段碼PC<3：1>。根據實施例，時段碼PC<3：1>的第一邏輯位準組合和第二邏輯位準組合可以被設定為不同組合。隨後將參照圖2來描述在第一寫入操作和第二寫入操作期間，由時段碼產生電路2產生的時段碼PC<3：1>的邏輯位準組合。
碼合成電路3可以回應於時段碼PC<3：1>和合成碼SC<3：1>而產生包括三位元的合成碼SC<3：1>。碼合成電路3可以將時段碼PC<3：1>與合成碼SC<3：1>相加，來產生合成碼SC<3：1>。在一個實施例中，例如，碼合成電路3可以被配置為將時段碼PC<3：1>與前一合成碼SC<3：1>相加，來產生合成碼<3：1>。例如，如果合成碼SC<3：1>具有「101」的邏輯位準組合，並且時段碼PC<3：1> 具有「100」的邏輯位準組合，則可以將「101」的邏輯位準組合與「100」的邏輯位準組合彼此相加，來產生具有「001」的邏輯位準組合的合成碼SC<3：1>。在合成碼SC<3：1>中，「101」的邏輯位準組合意味著第三合成碼SC<3>具有邏輯「高」位準，第二合成碼SC<2>具有邏輯「低」位準，以及第一合成碼SC<1>具有邏輯「高」位準。在時段碼PC<3：1>中，「100」的邏輯位準組合意味著第三時段碼PC<3>具有邏輯「高」位準，第二時段碼PC<2>具有邏輯「低」位準，以及第一時段碼PC<1>具有邏輯「低」位準。隨後將參考圖3來描述碼合成電路3的配置和操作。
輸入緩衝器電路4可以回應於緩衝器止動信號BF_DIS，由數據選通信號DQS和反相數據選通信號DQSB產生內部數據選通信號IDQS。輸入緩衝器電路4可以放大數據選通信號DQS與反相數據選通信號DQSB之間的位準差，來產生內部數據選通信號IDQS。如果緩衝器止動信號BF_DIS被致能，則輸入緩衝器電路4可以終止內部數據選通信號IDQS的產生。隨後將參照圖4來描述輸入緩衝器電路4的配置和操作。
分頻電路5可以回應於內部數據選通信號IDQS而產生第一輸入/輸出(I/O)控制信號DQS1、第二I/O控制信號DQS2、第三I/O控制信號DQS3至第四I/O控制信號DQS4。分頻電路5可以對內部數據選通信號IDQS進行分頻，以產生第一I/O控制信號DQS1、第二I/O控制信號DQS2、第三I/O控制信號DQS3至第四I/O控制信號DQS4。第一I/O控制信號DQS1、第二I/O控制信號DQS2、第三I/O控制信號DQS3至第四I/O控制信號DQS4的週期時間可以被設定為內部數據選通信號IDQS的週期時間的兩倍。第一I/O控制信號DQS1的相位可以被設定為超前第二I/O控制信號DQS2的相位90度，第二I/O控制 信號DQS2的相位可以被設定為超前第三個I/O控制信號DQS3的相位90度，並且第三I/O控制信號DQS3的相位可以被設定為超前第四I/O控制信號DQS4的相位90度。根據各實施例，第一I/O控制信號DQS1、第二I/O控制信號DQS2、第三I/O控制信號DQS3至第四I/O控制信號DQS4的相位可以被設定為不同相位。
控制碼產生電路6可以包括第一計數器61和第二計數器62。第一計數器61可以回應於第一I/O控制信號DQS1而產生第一控制碼CNTC1<3：1>。如果第一I/O控制信號DQS1被觸發，則第一計數器61可以輸出被計數的第一控制碼CNTC1<3：1>。每當對第一控制碼CNTC1<3：1>進行計數時，第一控制碼CNTC1<3：1>的邏輯位準組合可以逐位元增加。例如，如果對具有「101」的邏輯位準組合的第一控制碼CNTC1<3：1>計數一次，則第一控制碼CNTC1<3：1>可以被設定為具有「110」的邏輯位準組合。第二計數器62可以回應於第三I/O控制信號DQS3而產生第二控制碼CNTC2<3：1>。如果第三I/O控制信號DQS3被觸發，則第二計數器62可以輸出被計數的第二控制碼CNTC2<3：1>。每當對第二控制碼CNTC2<3：1>進行計數時，第二控制碼CNTC2<3：1>的邏輯位準組合可以逐位元增加。
碼選擇電路7可以回應於第一合成碼SC<1>，而由第一控制碼CNTC1<3：1>和第二控制碼CNTC2<3：1>產生選擇控制碼SCNTC<3：1>。如果第一合成碼SC<1>具有第一邏輯位準，則碼選擇電路7可以選擇並輸出第一控制碼CNTC1<3：1>作為選擇控制碼SCNTC<3：1>。如果第一合成碼SC<1>具有第二邏輯位準，則碼選擇電路7可以選擇並輸出第二控制碼CNTC2<3：1>作為選擇控制碼SCNTC<3：1>。根據各實施例，第一合成碼SC<1>的第一邏輯位準和第二 邏輯位準可以被設定為不同邏輯位準。隨後將參照圖5來描述碼選擇電路7的配置和操作。
緩衝器控制電路8可以包括：比較/控制信號產生電路81、碼比較電路82和緩衝器止動信號產生電路83。
比較/控制信號產生電路81可以回應於前導碼信號PREA、第一命令CMD1和第二命令CMD2，來產生比較/控制信號CENB。如果執行第一寫入操作或第二寫入操作，則前導碼信號PREA可以具有用於選擇預潛伏(pre-latency)時段的邏輯位準。比較/控制信號產生電路81可以產生具有在一個時間點變化的位準的比較/控制信號CENB，如果透過第一命令CMD1執行第一寫入操作或者透過第二命令CMD2執行第二寫入操作，則根據潛伏(latency)資訊來設定所述時間點。在一些實施例中，第一寫入操作可以連續地執行兩次，並且第二寫入操作也可以連續地執行兩次。例如，在第一寫入操作連續執行兩次的情況下，比較/控制信號產生電路81可以產生具有在第二次執行第一寫入操作的時間點改變的位準的比較/控制信號CENB。在一些其他實施例中，可以依序地執行第一寫入操作和第二寫入操作。在依序地執行第一寫入操作和第二寫入操作的情況下，比較/控制信號產生電路81可以產生具有在執行第二寫入操作的時間點改變的位準的比較/控制信號CENB。隨後將參照圖6和圖7來描述比較/控制信號產生電路81的配置和操作。
碼比較電路82可以回應於比較/控制信號CENB，而將選擇控制碼SCNTC<3：1>與第二和第三合成碼SC<3：2>進行比較，來產生比較信號COM。碼比較電路82可以將從選擇控制碼SCNTC<3：1>中選擇的兩個位元與第二和第三合成碼SC<3：2>進行比較，來產生比較信號COM，而比較/控制信號CENB具 有預定的邏輯位準。例如，碼比較電路82可以產生比較信號COM，如果第一和第二選擇控制碼SCNTC<2：1>具有與第二和第三合成碼SC<3：2>相同的邏輯位準組合，則比較信號COM被致能。根據各實施例，被致能的比較信號COM的邏輯位準可以被設定為不同邏輯位準。隨後將參照圖8來描述碼比較電路82的配置和操作。
緩衝器止動信號產生電路83可以回應於比較信號COM、第二I/O控制信號DQS2、第四I/O控制信號DQS4和第一合成碼SC<1>，來產生緩衝器止動信號BF_DIS。緩衝器止動信號產生電路83可以根據第一合成碼SC<1>的邏輯位準，與第二I/O控制信號DQS2或第四I/O控制信號DQS4同步地鎖存比較信號COM，來輸出鎖存的比較信號作為緩衝器止動信號BF_DIS。如果第一合成碼SC<1>具有第一邏輯位準，則緩衝器止動信號產生電路83可以與第四I/O控制信號DQS4同步地鎖存比較信號COM，來輸出鎖存的比較信號作為緩衝器止動信號BF_DIS。如果第一合成碼SC<1>具有第二邏輯位準，則緩衝器止動信號產生電路83可以與第二I/O控制信號DQS2同步地鎖存比較信號COM，以輸出鎖存的比較信號作為緩衝器止動信號BF_DIS。根據各實施例，第一合成碼SC<1>的第一邏輯位準和第二邏輯位準可以被設定為不同邏輯位準。隨後將參照圖9來描述緩衝器止動信號產生電路83的配置和操作。
參見圖2，列出了在第一寫入操作和第二寫入操作期間設定的時段碼PC<3：1>的邏輯位準組合。可以透過在執行第一寫入操作時被致能為具有邏輯「高」位準的第一命令CMD1，將時段碼PC<3：1>設定為具有「100」的邏輯位準組合。在時段碼PC<3：1>中，「100」的邏輯位準組合意味著第三時段碼PC<3>具有邏輯「高」位準，第二時段碼PC<2>具有邏輯「低」位準，以及第一時段 碼PC<1>具有邏輯「低」位準。可以透過在執行第二寫入操作時被致能為具有邏輯「高」位準的第二命令CMD2，將時段碼PC<3：1>設定為具有「101」的邏輯位準組合。在時段碼PC<3：1>中，「101」的邏輯位準組合意味著第三時段碼PC<3>具有邏輯「高」位準，第二時段碼PC<2>具有邏輯「低」位準，以及第一時段碼PC<1>具有邏輯「高」位準。
參見圖3，碼合成電路3可以包括加法器31和碼鎖存電路32。
加法器31可以回應於時段碼PC<3：1>和合成碼SC<3：1>來產生包括三位元的合成時段碼SPC<3：1>。例如，如果合成碼SC<3：1>具有「101」的邏輯位準組合，並且時段碼PC<3：1>具有「100」的邏輯位準組合，合成時段碼SPC<3：1>可以產生為具有與「101」的邏輯位準組合和「100」的邏輯位準組合之和相對應的「001」的邏輯位準組合。
碼鎖存電路32可以鎖存和儲存合成時段碼SPC<3：1>。碼鎖存電路32可以輸出儲存的合成時段碼作為合成碼SC<3：1>。
參見圖4，輸入緩衝器電路4可以包括：輸入驅動器41、內部控制電路42和信號輸出單元43。
輸入驅動器41可以回應於數據選通信號DQS和反相數據選通信號DQSB，來產生驅動信號DRVS。輸入驅動器41可以放大數據選通信號DQS與反相數據選通信號DQSB之間的位準差，來產生驅動信號DRVS。輸入驅動器41可以利用(例如但不限於)差分放大電路來實現。
內部控制電路42可以回應於緩衝器啟動信號BF_EN和緩衝器止動信號BF_DIS，來產生內部控制信號ICNT。內部控制電路42可以產生內部控制信號ICNT，如果緩衝器啟動信號BF_EN被致能為具有邏輯「高」位準，則 內部控制信號ICNT被致能為具有邏輯「高」位準。內部控制電路42可以產生內部控制信號ICNT，如果緩衝器止動信號BF_DIS被致能為具有邏輯「高」位準，則內部控制信號ICNT被失能為具有邏輯「低」位準。根據各實施例，緩衝器啟動信號BF_EN可以由半導體裝置所包括的內部電路產生，或者可以由外部設備提供。內部控制電路可以利用(例如但不限於)SR鎖存器和反相邏輯閘來實現，二者例如但不限於反或閘SR鎖存器和反相器。
信號輸出單元43可以回應於驅動信號DRVS和內部控制信號ICNT，來產生內部數據選通信號IDQS。信號輸出單元43可以緩衝驅動信號DRVS，以輸出緩衝的驅動信號作為內部數據選通信號IDQS，同時內部控制信號ICNT被致能為具有邏輯「高」位準。信號輸出單元43可以利用(例如但不限於)及運算器來實現，與運算器例如但不限於及閘。
參見圖5，碼選擇電路7可以包括反相器IV71和反相器IV72、以及傳輸閘T71和傳輸閘T72。如果第一合成碼SC<1>具有邏輯「低」位準，則傳輸閘T71可以導通，以輸出第一控制碼CNTC1<3：1>作為選擇控制碼SCNTC<3：1>。如果第一合成碼SC<1>具有邏輯「高」位準，則傳輸閘T72可以導通，以輸出第二控制碼CNTC2<3：1>作為選擇控制碼SCNTC<3：1>。
參見圖6，比較/控制信號產生電路81可以包括潛伏信號產生電路811、潛伏選擇電路812和鎖存電路813。
潛伏信號產生電路811可以回應於第一命令CMD1和第二命令CMD2，來產生第一預潛伏信號WLPRE1、第二預潛伏信號WLPRE2和潛伏信號WLS。
如果透過第一命令CMD1執行第一寫入操作，則潛伏信號產生電路811可以產生第一預潛伏信號WLPRE1、第二預潛伏信號WLPRE2和潛伏信號WLS。在執行第一寫入操作的時間點之前的特定時段期間，第一預潛伏信號WLPRE1可以被致能。例如，從比第一寫入操作開始時間點早的數據選通信號DQS的六個週期的時間點，直到比第一寫入操作開始時間點早的數據選通信號DQS的兩個週期的時間點，第一預潛伏信號WLPRE1可以被致能。在執行第一寫入操作的時間點之前的特定時段期間，第二預潛伏信號WLPRE2可以被致能。例如，從比第一寫入操作的開始時間點早的數據選通信號DQS的五個週期的時間點，直到比第一寫入操作的開始時間點早的數據選通信號DQS的一個週期的時間點，第二預潛伏信號WLPRE2可以被致能。可以在執行第一寫入操作的時間點產生潛伏信號WLS。
如果透過第二命令CMD2執行第二寫入操作，則潛伏信號產生電路811可以產生第一預潛伏信號WLPRE1、第二預潛伏信號WLPRE2和潛伏信號WLS。在執行第二寫入操作的時間點之前的特定時段期間，第一預潛伏信號WLPRE1可以被致能。例如，從比第二寫入操作的開始時間點早的數據選通信號DQS的六個週期的時間點，直到比第二寫入操作的開始時間點早的數據選通信號DQS的兩個週期的時間點，第一預潛伏信號WLPRE1可以被致能。在執行第二寫入操作的時間點之前的特定時段期間，第二預潛伏信號WLPRE2可以被致能。例如，從比第二寫入操作的開始時間點早的數據選通信號DQS的五個週期的時間點，直到比第二寫入操作的開始時間點早的數據選通信號DQS的一個週期的時間點，第二預潛伏信號WLPRE2可以被致能。可以在執行第二寫入操作的時間點產生潛伏信號WLS。
潛伏選擇電路812可以回應於前導碼信號PREA，而由第一預潛伏信號WLPRE1和第二預潛伏信號WLPRE2產生選擇潛伏信號WLSEL。潛伏選擇電路812可以根據前導碼信號PREA的邏輯位準，輸出第一預潛伏信號WLPRE1或第二預潛伏信號WLPRE2作為選擇潛伏信號WLSEL。如果前導碼信號PREA具有第一邏輯位準，則潛伏選擇電路812可以輸出第一預潛伏信號WLPRE1作為選擇潛伏信號WLSEL。如果前導碼信號PREA具有第二邏輯位準，則潛伏選擇電路812可以輸出第二預潛伏信號WLPRE2作為選擇潛伏信號WLSEL。根據各實施例，前導碼信號PREA的第一邏輯位準和第二邏輯位準可以被設定為不同邏輯位準可。
鎖存電路813可以回應於選擇潛伏信號WLSEL和潛伏信號WLS而產生比較/控制信號CENB。鎖存電路813可以回應於潛伏信號WLS而鎖存選擇潛伏信號WLSEL，來輸出鎖存信號作為比較/控制信號CENB。鎖存電路813可以鎖存選擇潛伏信號WLSEL，以在產生潛伏信號WLS的時間點輸出鎖存信號作為比較/控制信號CENB。
參見圖7，當在時間「T13」和時間點「T16」執行寫入操作WT時，比較/控制信號產生電路81可以如下操作。在從時間點「T11」到時間點「T14」的時段期間，透過在時間點T16執行的寫入操作WT，第一預潛伏信號WLPRE1可以被致能為具有邏輯「高」位準，並且在從時間點「T12」直到時間點「T15」的時段期間，透過在時間點「T16」執行的寫入操作WT，第二預潛伏信號WLPRE2可以被致能為具有邏輯「高」位準。潛伏信號WLS可以與執行寫入操作WT的時間點「T13」和「T16」同步地被產生。因此，比較/控制信號CENB可以透過在時間點「T14」具有邏輯「高」位準的第一預潛伏信號WLPRE1或第二預潛 伏信號WLPRE2而具有邏輯「高」位準。此外，比較/控制信號CENB可以透過在時間點「T16」具有邏輯「低」位準的第一預潛伏信號WLPRE1或者第二預潛伏信號WLPRE2而具有邏輯「低」位準。參見圖7，還示出了數據選通信號DQS和潛伏信號WLS。
參見圖8，碼比較電路82可以包括：互斥或運算器、反或運算器和反及運算器。在一個實施例中，碼比較電路82可以包括(例如但不限於)互斥或閘XOR81和互斥或閘XOR82、反或閘NOR81和反或閘NOR82以及反及閘NAND81。如果第一和第二選擇控制碼SCNTC<2：1>的邏輯位準組合與第二和第三合成碼SC<3：2>的邏輯位準組合相同，同時比較/控制信號CENB具有邏輯「低」位準，則碼比較電路82可以產生具有邏輯「低」位準的比較信號COM。如果第一和第二選擇控制碼SCNTC<2：1>的邏輯位準組合與第二和第三合成碼SC<3：2>的邏輯位準組合不同，同時比較/控制信號CENB具有邏輯「低」位準，則碼比較電路82可以產生具有邏輯「高」位準的比較信號COM。
參見圖9，緩衝器止動信號產生電路83可以包括：第一鎖存器831、第二鎖存器832和選擇器833。第一鎖存器831可以與第二I/O控制信號DQS2同步地鎖存並輸出比較信號COM。第二鎖存器832可以與第四I/O控制信號DQS4同步地鎖存並輸出比較信號COM。如果第一合成碼SC<1>具有邏輯「低」位準，則選擇器833可以輸出第一鎖存器831的輸出信號作為緩衝器止動信號BF_DIS。如果第一合成碼SC<1>具有邏輯「高」位準，則選擇器833可以輸出第二鎖存器832的輸出信號作為緩衝器止動信號BF_DIS。
下面將結合依序地執行利用前導碼時段的寫入操作和無前導碼時段的寫入操作的示例以及連續地兩次執行利用前導碼時段的寫入操作的示例，參照圖10和圖11來描述具有上述配置的半導體裝置的操作。
參見圖10，如果在時間點「T21」執行包括前導碼時段tWPRE的寫入操作，則時段碼PC<3：1>和合成碼SC<3：1>可以被設定為從自時間點「T21」起經過前導碼時段tWPRE的時間點「T22」具有「101」的邏輯位準組合。「101」的邏輯位準組合(即，二進位數字「101」)可以對應於十進位數字「5」。如果在時間點「T23」執行無前導碼時段tWPRE的寫入操作，則時段碼PC<3：1>可以被設定為具有「100」的邏輯位準組合，並且可以透過將具有「101」的邏輯位準組合的前一合成碼SC<3：1>與具有「100」的邏輯位準組合的時段碼PC<3：1>相加，來產生合成碼SC<3：1>。因此，合成碼SC<3：1>可以產生為具有「001」的邏輯位準組合。「100」的邏輯位準組合(即，二進位數字「100」)可以對應於十進位數字「4」，並且「001」的邏輯位準組合(即，二進位數字「001」)可以對應於十進位數字「1」或「9」。如果與第三I/O控制信號DQS3同步觸發的第二控制碼CNTC2<3：1>被設定為具有「100」的邏輯位準組合，同時第一合成碼SC<1>具有邏輯「高」位準(H)，則第一和第二選擇控制碼SCNTC<2：1>可以具有「00」的邏輯位準組合。因而，由於第一和第二選擇控制碼SCNTC<2：1>具有與第二和第三合成碼SC<3：2>相同的邏輯位準組合，所以比較信號COM可以被產生為具有邏輯「高」位準。在第二控制碼CNTC2<3：1>被設定為具有「100」的邏輯位準組合之後，且第二I/O控制信號DQS2的位準從邏輯「低」位準變為邏輯「高」位準的時間點「T24」，可以緩衝比較信號COM，並且可以將緩衝的比較信號作為緩衝器止動信號BF_DIS輸出。在緩衝器止動信 號BF_DIS被致能為具有邏輯「高」位準的時間點「T24」，可以終止用於產生內部數據選通信號IDQS的輸入緩衝器電路4的操作。從時間點「T24」起直到時間點「T25」的時段可以被設定為後導碼時段tWPST。參見圖10，也示出了數據選通信號DQS、反相數據選通信號DQSB、第一I/O控制信號DQS1、第一控制碼CNTC1<3：1>、第四I/O控制信號DQS4和比較/控制信號CENB。
參見圖11，如果在時間點「T31」執行包括前導碼時段tWPRE的寫入操作，則時段碼PC<3：1>和合成碼SC<3：1>可以被設定為從自時間點「T31」起經過前導碼時段tWPRE的時間點「T32」具有「101」的邏輯位準組合。如果在時間點「T33」再次執行包括前導碼時段tWPRE的寫入操作，則時段碼PC<3：1>可以被設定為從自時間點「T33」起經過前導碼時段tWPRE的時間點「T34」具有「101」的邏輯位準組合，並且可以透過將具有「101」的邏輯位準組合的前一合成碼SC<3：1>與從時間點「T34」起具有「101」的邏輯位準組合的時段碼PC<3：1>相加，來產生合成碼SC<3：1>。因此，合成碼SC<3：1>可以被產生為從時間點「T34」起具有「010」的邏輯位準組合。「010」的邏輯位準組合(即，二進位數字「010」)可以對應於十進位數字「2」或「10」。如果與第一I/O控制信號DQS1同步觸發的第一控制碼CNTC1<3：1>被設定為具有「101」的邏輯位準組合，同時第一合成碼SC<1>具有邏輯「低」位準(L)，則第一和第二選擇控制碼SCNTC<2：1>可以具有「01」的邏輯位準組合。因此，由於第一和第二選擇控制碼SCNTC<2：1>具有與第二和第三合成碼SC<3：2>相同的邏輯位準組合，所以比較信號COM可以被產生為具有邏輯「高」位準。在第二控制碼CNTC2<3：1>被設定為具有「101」的邏輯位準組合之後，且第四I/O控制信號DQS4的位準從邏輯「低」位準變為邏輯「高」位準的時間點「T35」，可以緩 衝比較信號COM，並且可以將緩衝的比較信號作為緩衝器去激活信號BF_DIS輸出。在緩衝器止動信號BF_DIS被致能為具有邏輯「高」位準的時間點「T35」，可以終止用於產生內部數據選通信號IDQS的輸入緩衝器電路4的操作。從時間點「T35」直到時間點「T36」的時段可以被設定為後導碼時段tWPST。參見圖11，還示出了數據選通信號DQS、反相數據選通信號DQSB、第二I/O控制信號DQS2和第三I/O控制信號DQS3、以及比較/控制信號CENB。
如上所述，根據一個實施例的半導體裝置可以根據寫入操作來調整數據選通信號的輸入，以穩定地控制輸入緩衝器電路的操作。半導體裝置可以根據利用前導碼時段執行的寫入操作和無前導碼時段而執行的另一個寫入操作，來調整數據選通信號的輸入。在這種情況下，數據選通信號可以利用前導碼時段被輸入至半導體裝置。
參照圖1至圖11描述的半導體裝置可以被應用於包括記憶體系統、圖形系統、計算系統、行動系統等的電子系統。例如，如圖12所示，根據一個實施例的電子系統1000可以包括：數據儲存電路1001、記憶體控制器1002、緩衝記憶體1003以及輸入/輸出(I/O)介面1004。
數據儲存電路1001可以根據由記憶體控制器1002產生的控制信號，儲存從記憶體控制器1002輸出的數據，或者將儲存的數據讀取並輸出到記憶體控制器1002。數據儲存電路1001可以包括圖1所示的半導體裝置。數據儲存電路1001可以包括即使在其電源中斷時也可以保持所儲存的數據的非揮發性記憶體。非揮發性記憶體可以是諸如或反或型快閃記憶體或反及型快閃記憶體的快閃記憶體、相變隨機存取記憶體(PRAM)、阻變隨機存取記憶體(RRAM)、 自旋轉移力矩隨機存取記憶體(STTRAM)、磁阻變隨機存取記憶體(MRAM)等。
記憶體控制器1002可以接收經由I/O介面1004從外部設備(例如，主機設備)輸出的命令，並且可以解碼從主機設備輸出的命令，以控制用於將數據輸入至數據儲存電路1001或緩衝記憶體1003的操作，或者用於輸出儲存在數據儲存電路1001或緩衝記憶體1003中的數據的操作。儘管圖12以單個方塊示出了記憶體控制器1002，記憶體控制器1002也可以包括用於控制由非揮發性記憶體組成的數據儲存電路1001的一個控制器，以及用於控制由揮發性記憶體組成的緩衝記憶體1003的另一個控制器。
緩衝記憶體1003可以暫時地儲存要由記憶體控制器1002處理的數據。也就是說，緩衝記憶體1003可以暫時地儲存從數據儲存電路1001輸出或輸入至數據儲存電路1001的數據。緩衝記憶體1003可以根據控制信號儲存從記憶體控制器1002輸出的數據。緩衝記憶體1003可以將儲存的數據讀取並輸出至記憶體控制器1002。緩衝記憶體1003可以包括諸如動態隨機存取記憶體(DRAM)、移動DRAM或靜態隨機存取記憶體(SRAM)的揮發性記憶體。
I/O介面1004可以將記憶體控制器1002物理地和電連接至外部設備(即，主機)。因此，記憶體控制器1002可以經由I/O介面1004接收從外部設備(即，主機)提供的控制信號和數據，並且可以經由I/O介面1004將從記憶體控制器1002產生的數據輸出至外部設備(即，主機)。即，電子系統1000可以經由I/O介面1004與主機通訊。I/O介面1004可以包括如下各種介面協定中的任何一種：通用序列匯流排(USB)、多媒體卡(MMC)、快速週邊元件互連(PCI-E)、序列式SCSI(SAS)、序列式AT附件(SATA)、平行AT 附件(PATA)、小型電腦系統介面(SCSI)、增強型小型裝置介面(ESDI)和整合裝置電路(IDE)。
電子系統1000可以用作主機的輔助存放裝置或外部存放裝置。電子系統1000可以包括：固態硬碟(SSD)、USB記憶體、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、緊湊型快閃記憶體(CF)卡等。
1:命令解碼器
2:時段碼產生電路
3:碼合成電路
4:輸入緩衝器電路
5:分頻電路
6:控制碼產生電路
61:第一計數器
62:第二計數器
7:碼選擇電路
8:緩衝器控制電路
81:比較/控制信號產生電路
82:碼比較電路
83:緩衝器止動信號產生電路
BF_DIS:緩衝器止動信號
CA<L：1>:外部控制信號
CENB:比較/控制信號
CMD1:第一命令
CMD2:第二命令
CNTC1<3：1>:第一控制碼
CNTC2<3：1>:第二控制碼
COM:比較信號
DQS:數據選通信號
DQS1:第一I/O控制信號
DQS2:第二I/O控制信號
DQS3:第三I/O控制信號
DQS4:第四I/O控制信號
DQSB:反相數據選通信號
IDQS:內部數據選通信號
PC<3：1>:時段碼
PREA:前導碼信號
SC<1>:第一合成碼
SC<3：2>:第二和第三合成碼
SCNTC<3：1>:選擇控制碼

Claims (24)

  1. 一種半導體裝置，其包括：時段碼產生電路，其被配置為產生具有與第一命令或第二命令相對應的邏輯位準組合的時段碼；碼合成電路，其被配置為將所述時段碼與前一合成碼相加，來產生合成碼；以及緩衝器控制電路，其被配置為將所述合成碼與選擇控制碼進行比較，來產生用於控制數據選通信號的輸入的緩衝器止動信號。
  2. 如請求項1所述的半導體裝置，其中，所述第一命令對應於第一寫入操作，以及其中，執行所述第一寫入操作，而無前導碼時段。
  3. 如請求項1所述的半導體裝置，其中，所述第二命令對應於第二寫入操作，以及其中，所述第二寫入操作是利用前導碼時段執行的。
  4. 如請求項1所述的半導體裝置，其中，所述緩衝器控制電路被配置為產生所述緩衝器止動信號，如果所述合成碼的邏輯位準組合與對應於所述合成碼的所述選擇控制碼的位元的邏輯位準組合一致，則所述緩衝器止動信號被致能。
  5. 如請求項1所述的半導體裝置，其中，所述緩衝器控制電路包括：碼比較電路，其被配置為將所述選擇控制碼與所述合成碼進行比較，來產生比較信號；以及 緩衝器止動信號產生電路，其被配置為與輸入/輸出(input/output,I/O)控制信號同步地輸出比較信號作為所述緩衝器止動信號。
  6. 如請求項5所述的半導體裝置，其中，所述輸入/輸出控制信號包括第一輸入/輸出控制信號和第二輸入/輸出控制信號；以及其中，所述緩衝器止動信號產生電路被配置為與所述第一輸入/輸出控制信號同步地輸出所述比較信號作為所述緩衝器止動信號，並且被配置為與所述第二輸入/輸出控制信號同步地輸出所述比較信號作為所述緩衝器止動信號。
  7. 如請求項5所述的半導體裝置，其中，所述緩衝器控制電路包括：比較/控制信號產生電路，其被配置為基於前導碼信號、所述第一命令和所述第二命令來產生比較/控制信號，其中，所述碼比較電路被配置為基於所述比較/控制信號而將所述選擇控制碼與所述合成碼進行比較，來產生所述比較信號。
  8. 如請求項7所述的半導體裝置，其中，如果透過所述第一命令執行第一寫入操作或者透過所述第二命令執行第二寫入操作，則所述比較/控制信號位準在根據潛伏資訊設定的時間點改變。
  9. 如請求項1所述的半導體裝置，還包括輸入緩衝器電路，其被配置為基於所述緩衝器止動信號而接收數據選通信號，來產生內部數據選通信號。
  10. 如請求項1所述的半導體裝置，還包括： 分頻電路，其被配置為對透過將數據選通信號緩衝所產生的內部數據選通信號進行分頻，來產生第一輸入/輸出控制信號和第二輸入/輸出控制信號；以及控制碼產生電路，其被配置為基於所述第一輸入/輸出控制信號對第一控制碼進行計數，並且被配置為基於所述第二輸入/輸出控制信號對第二控制碼進行計數。
  11. 如請求項1所述的半導體裝置，還包括碼選擇電路，其被配置為基於所述合成碼來輸出第一控制碼或第二控制碼作為所述選擇控制碼。
  12. 如請求項11所述的半導體裝置，其中，如果所述第一輸入/輸出控制信號被觸發，則對所述第一控制碼進行計數，並且如果所述第二輸入/輸出控制信號被觸發，則對所述第二控制碼進行計數。
  13. 如請求項12所述的半導體裝置，其中，透過對將所述數據選通信號緩衝而產生的內部數據選通信號進行分頻，來產生所述第一輸入/輸出控制信號和所述第二輸入/輸出控制信號。
  14. 一種半導體裝置，其包括：碼選擇電路，其被配置為基於合成碼來輸出第一控制碼或第二控制碼作為選擇控制碼；碼合成電路，其被配置為將具有與第一命令或第二命令相對應的邏輯位準組合的時段碼與前一合成碼相加，來產生合成碼；以及緩衝器控制電路，其被配置為將所述合成碼與所述選擇控制碼進行比較，來產生用於控制數據選通信號的輸入的緩衝器止動信號。
  15. 如請求項14所述的半導體裝置，其中，如果第一輸入/輸出控制信號被觸發，則對所述第一控制碼進行計數，並且如果第二輸入/輸出控制信號被觸發，則對所述第二控制碼進行計數。
  16. 如請求項15所述的半導體裝置，其中，透過對將數據選通信號緩衝而產生的內部數據選通信號進行分頻，來產生所述第一輸入/輸出控制信號和所述第二輸入/輸出控制信號。
  17. 如請求項14所述的半導體裝置，其中，所述第一命令對應於第一寫入操作，其中，所述第二命令對應於第二寫入操作，以及其中，執行所述第一寫入操作而無前導碼時段，而利用前導碼時段來執行所述第二寫入操作。
  18. 如請求項14所述的半導體裝置，其中，所述緩衝器控制電路被配置為產生所述緩衝器止動信號，如果所述合成碼的邏輯位準組合是與對應於所述合成碼的所述選擇控制碼的位元的邏輯位準組合相同的邏輯位準組合，則所述緩衝器止動信號被致能。
  19. 如請求項14所述的半導體裝置，其中，所述緩衝器控制電路包括：碼比較電路，其被配置為將所述選擇控制碼與所述合成碼進行比較，來產生比較信號；以及緩衝器止動信號產生電路，其被配置為與輸入/輸出控制信號同步地輸出所述比較信號作為所述緩衝器止動信號。
  20. 如請求項19所述的半導體裝置，其中，所述輸入/輸出控制信號包括第一輸入/輸出控制信號和第二輸入/輸出控制信號；以及 其中，所述緩衝器止動信號產生電路被配置為與所述第一輸入/輸出控制信號同步地輸出所述比較信號作為所述緩衝器止動信號，並且被配置為與所述第二輸入/輸出控制信號同步地輸出所述比較信號作為所述緩衝器止動信號。
  21. 如請求項19所述的半導體裝置，其中，所述緩衝器控制電路包括：比較/控制信號產生電路，其被配置為基於前導碼信號、所述第一命令和所述第二命令來產生比較/控制信號，其中，所述碼比較電路被配置為基於所述比較/控制信號而將所述選擇控制碼與所述合成碼進行比較，來產生所述比較信號。
  22. 如請求項21所述的半導體裝置，其中，如果透過所述第一命令執行第一寫入操作或者透過所述第二命令執行第二寫入操作，則所述比較/控制信號位準在根據潛伏資訊設定的時間點改變。
  23. 如請求項14所述的半導體裝置，還包括輸入緩衝器電路，其被配置為基於所述緩衝器止動信號而接收所述數據選通信號，來產生內部數據選通信號。
  24. 如請求項14所述的半導體裝置，還包括：分頻電路，其被配置為對透過將數據選通信號緩衝而產生的內部數據選通信號進行分頻，來產生第一輸入/輸出控制信號和第二輸入/輸出控制信號；以及控制碼產生電路，其被配置為基於所述第一輸入/輸出控制信號對所述第一控制碼進行計數，並且被配置為基於所述第二輸入/輸出控制信號對所述第二控制碼進行計數。
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