KR102420640B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 액티브동작이 수행되는 경우 뱅크어드레스 및 어드레스를 래치하여 뱅크액티브신호 및 래치어드레스를 생성하는 어드레스입력회로; 및 상기 뱅크액티브신호에 의해 액티브되는 뱅크에 대한 리프레쉬커맨드가 인에이블될 때마다 상기 래치어드레스를 타겟어드레스로 출력하고, 상기 타겟어드레스를 저장하는 타겟어드레스생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 리프레쉬 동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 메모리 셀을 구비하고 있다. 메모리 셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 이상적으로 항상 일정해야 한다. 그러나 주변 회로와의 전압 차이 또는 셀 커패시터의 누설전류로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레시(refresh) 동작을 수행한다.
공정 기술이 발달함에 따라 반도체장치의 집적도가 점점 증가하므로 메모리 셀 간의 간격이 줄어들고, 메모리 셀들 각각에 연결되어 있는 워드라인(word line) 사이의 간격이 줄어들고 있다. 워드라인 간의 간격이 좁아지면 인접한 워드라인 사이에 간섭 효과가 발생하게 되어 해당 워드라인에 연결되어 있는 메모리 셀에 저장된 데이터가 유지되기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가한다.
최근 반도체장치는 워드라인 사이의 간섭 효과에 의해 엑세스(access)가 집중되는 타겟 워드라인(target word line)에 인접한 인접 워드라인에 대해 추가 리프레시 동작을 수행함으로써, 인접 워드라인에 연결된 메모리셀의 데이터가 워드라인 사이의 간섭 효과에 따라 데이터가 유실되는 것을 방지하고 있다. 타겟 워드라인이 액티브될 때 인접 워드라인에 대해 리프레쉬를 수행하는 것을 스마트리프레쉬(smart refresh)라고 한다.
본 발명은 액티브되는 모든 타겟워드라인에 대해 스마트리프레쉬를 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 액티브동작이 수행되는 경우 뱅크어드레스 및 어드레스를 래치하여 뱅크액티브신호 및 래치어드레스를 생성하는 어드레스입력회로; 및 상기 뱅크액티브신호에 의해 액티브되는 뱅크에 대한 리프레쉬커맨드가 인에이블될 때마다 상기 래치어드레스를 타겟어드레스로 출력하고, 상기 타겟어드레스를 저장하는 타겟어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 뱅크액티브신호 및 차단신호에 응답하여 래치어드레스를 타겟어드레스로 출력하는 타겟어드레스출력회로; 및 상기 뱅크액티브신호에 의해 액티브되는 뱅크에 대한 리프레쉬커맨드에 응답하여 상기 타겟어드레스를 순차적으로 시프팅하여 제1 및 제2 시프트어드레스로 래치한 후 출력하는 어드레스시프트회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 액티브되는 모든 타겟워드라인에 인접한 워드라인에 대해 리프레쉬를 수행함으로써, 워드라인들 간의 간섭 효과에 따라 워드라인들에 연결된 메모리셀의 데이터가 유실되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 리프레쉬가 수행되는 어드레스를 저장하고, 저장된 어드레스에 대해서는 중복적으로 리프레쉬가 수행되는 것을 차단함으로써, 리프레쉬가 수행되는 속도를 향상시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 어드레스입력회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 어드레스입력회로에 포함된 어드레스래치회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 어드레스입력회로에 포함된 디코딩신호래치회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체시스템에 포함된 타겟어드레스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 타겟어드레스생성회로에 포함된 타겟어드레스출력회로의 일 실시예에 따른 회로도이다.
도 7은 도 5에 도시된 타겟어드레스생성회로에 포함된 비교어드레스생성회로의 일 실시예에 따른 회로도이다.
도 8은 도 7에 도시된 비교어드레스생성회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 5에 도시된 타겟어드레스생성회로에 포함된 차단신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 1에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제1 반도체장치(1)는 외부커맨드(CMD), 뱅크어드레스(BA<1:M>) 및 어드레스(ADD<1:N>)를 제2 반도체장치(2)에 인가할 수 있다. 외부커맨드(CMD)는 다수의 비트를 포함하는 신호일 수 있다. 제2 반도체장치(2)는 커맨드디코더(21), 어드레스입력회로(22), 타겟어드레스생성회로(23) 및 리프레쉬수행회로(24)를 포함할 수 있다.
커맨드디코더(21)는 외부커맨드(CMD)를 디코딩하여 액티브커맨드(ACT) 및 리프레쉬커맨드(REF)를 생성할 수 있다. 액티브커맨드(ACT)는 액티브 동작을 수행하기 위해 인에이블되고, 리프레쉬커맨드(REF)는 리프레쉬 동작을 수행하기 위해 인에이블된다.
어드레스입력회로(22)는 액티브커맨드(ACT)에 응답하여 뱅크어드레스(BA<1:M>) 및 어드레스(ADD<1:N>)로부터 뱅크액티브신호(BACT<1:K>) 및 래치어드레스(LADD<1:N>)를 생성할 수 있다. 어드레스입력회로(22)는 액티브동작의 수행을 위하여 인에이블된 액티브커맨드(ACT)가 입력되는 경우 뱅크어드레스(BA<1:M>)를 디코딩하여 뱅크액티브신호(BACT<1:K>)를 생성할 수 있다. 어드레스입력회로(22)는 액티브동작의 수행을 위하여 인에이블된 액티브커맨드(ACT)가 입력되는 경우 어드레스(ADD<1:N>)를 래치하여 래치어드레스(LADD<1:N>)를 생성할 수 있다.
타겟어드레스생성회로(23)는 리프레쉬커맨드(REF)에 응답하여 뱅크액티브신호(BACT<1:K>) 및 래치어드레스(LADD<1:N>)로부터 제1 내지 제K 타겟어드레스(TADD1<1:N>~TADDK<1:N>)를 생성할 수 있다. 타겟어드레스생성회로(23)는 뱅크액티브신호(BACT<1:K>) 및 리프레쉬커맨드(REF)에 응답하여 래치어드레스(LADD<1:N>)로부터 제1 내지 제K 타겟어드레스(TADD1<1:N>~TADDK<1:N>)를 생성하여 래치할 수 있다. 타겟어드레스생성회로(23)는 래치된 제1 내지 제K 타겟어드레스(TADD1<1:N>~TADDK<1:N>)를 출력할 수 있다.
리프레쉬수행회로(24)는 제1 내지 제K 타겟어드레스(TADD1<1:N>~TADDK<1:N>)에 응답하여 스마트리프레쉬를 수행할 수 있다. 좀 더 구체적으로, 리프레쉬수행회로(24)는 제1 내지 제K 타겟어드레스들(TADD1<1:N>~TADDK<1:N>)의 각각에 의해 엑세스(access)되는 워드라인에 인접한 적어도 하나의 인접 워드라인에 연결된 메모리셀들에 대한 리프레쉬를 수행할 수 있다.
도 2를 참고하면 어드레스입력회로(22)는 뱅크액티브신호생성회로(221) 및 어드레스래치회로(222)를 포함할 수 있다. 뱅크액티브신호생성회로(221)는 어드레스디코더(223) 및 디코딩신호래치회로(224)를 포함할 수 있다.
어드레스래치회로(222)는 액티브커맨드(ACT)에 응답하여 어드레스(ADD<1:N>)로부터 래치어드레스(LADD<1:N>)를 생성할 수 있다. 좀 더 구체적으로, 어드레스래치회로(222)는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 인에이블되는 경우 어드레스(ADD<1:N>)를 래치하여 래치어드레스(LADD<1:N>)로 출력할 수 있다.
어드레스디코더(223)는 뱅크어드레스(BA<1:M>)를 디코딩하여 뱅크디코딩신호(BDEC<1:K>)를 생성할 수 있다. 뱅크디코딩신호(BDEC<1:K>)에 포함된 비트들중 어느 하나는 뱅크어드레스(BA<1:M>)에 포함된 비트들의 논리레벨 조합에 따라 선택적으로 인에이블되도록 설정될 수 있다.
디코딩신호래치회로(224)는 액티브커맨드(ACT)에 응답하여 뱅크디코딩신호(BDEC<1:K>)로부터 뱅크액티브신호(BACT<1:K>)를 생성할 수 있다. 좀 더 구체적으로, 디코딩신호래치회로(224)는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 인에이블되는 경우 뱅크디코딩신호(BDEC<1:K>)를 래치하여 뱅크액티브신호(BACT<1:K>)로 출력할 수 있다.
도 3을 참고하면 어드레스래치회로(222)는 제1 내지 제N 논리회로(222(1:N))를 포함할 수 있다. 제1 논리회로(222(1))는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<1>)를 래치하여 래치어드레스(LADD<1>)로 출력할 수 있다. 제2 논리회로(222(2))는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<2>)를 래치하여 래치어드레스(LADD<2>)로 출력할 수 있다. 제N 논리회로(222(N))는 액티브동작이 수행되어 액티브커맨드(ACT)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N>)를 래치하여 래치어드레스(LADD<N>)로 출력할 수 있다.
도 4를 참고하면 디코딩신호래치회로(224)는 제1 내지 제K 뱅크논리회로(224(1:K))를 포함할 수 있다. 제1 뱅크논리회로(224(1))는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 로직하이레벨로 인에이블되는 경우 뱅크디코딩신호(BDEC<1>)를 래치하여 뱅크액티브신호(BACT<1>)로 출력할 수 있다. 제2 뱅크논리회로(224(2))는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 로직하이레벨로 인에이블되는 경우 뱅크디코딩신호(BDEC<2>)를 래치하여 뱅크액티브신호(BACT<2>)로 출력할 수 있다. 제K 뱅크논리회로(224(K))는 액티브동작의 수행을 위하여 액티브커맨드(ACT)가 로직하이레벨로 인에이블되는 경우 뱅크디코딩신호(BDEC<K>)를 래치하여 뱅크액티브신호(BACT<K>)로 출력할 수 있다. 뱅크액티브신호(BACT<K>)는 제2 반도체장치(2)에 포함된 제K 뱅크(미도시)에 대한 액티브동작을 수행하기 위해 인에이블될 수 있다. 제2 반도체장치(2)는 다수의 뱅크들을 포함할 수 있고, 뱅크들의 각각은 다수의 메모리셀들로 구성될 수 있다.
도 5를 참고하면 타겟어드레스생성회로(23)는 제1 내지 제K 타겟어드레스생성기(231<1:K>)를 포함할 수 있다. 제1 타겟어드레스생성기(231<1>)는 제1 뱅크액티브신호(BACT<1>)가 인에이블된 상태에서 리프레쉬커맨드(REF)에 응답하여 래치어드레스(LADD<1:N>)로부터 제1 타겟어드레스(TADD1<1:N>)를 생성하여 출력할 수 있다. 제2 타겟어드레스생성기(231<2>)는 제2 뱅크액티브신호(BACT<2>)가 인에이블된 상태에서 리프레쉬커맨드(REF)에 응답하여 래치어드레스(LADD<1:N>)로부터 제2 타겟어드레스(TADD2<1:N>)를 생성하여 출력할 수 있다. 제K 타겟어드레스생성기(231<K>)는 제K 뱅크액티브신호(BACT<K>)가 인에이블된 상태에서 리프레쉬커맨드(REF)에 응답하여 래치어드레스(LADD<1:N>)로부터 제K 타겟어드레스(TADDK<1:N>)를 생성하여 출력할 수 있다.
제1 타겟어드레스생성기(231<1>)는 타겟어드레스출력회로(232), 어드레스시프트회로(233), 비교어드레스생성회로(234) 및 차단신호생성회로(235)를 포함할 수 있다.
타겟어드레스출력회로(232)는 제1 뱅크액티브신호(BACT<1>) 및 차단신호(LSTOPB)에 응답하여 래치어드레스(LADD<1:N>)를 제1 타겟어드레스(TADD1<1:N>)로 출력할 수 있다. 좀 더 구체적으로, 타겟어드레스출력회로(232)는 제1 뱅크액티브신호(BACT<1>)가 인에이블되고, 차단신호(LSTOPB)가 디스에이블된 상태에서 래치어드레스(LADD<1:N>)를 제1 타겟어드레스(TADD1<1:N>)로 출력할 수 있다.
어드레스시프트회로(233)는 제1 내지 제L 어드레스시프터(233(1:L))를 포함할 수 있다. 제1 내지 제L 어드레스시프터(233(1:L))는 리프레쉬커맨드(REF)에 응답하여 제1 타겟어드레스(TADD1<1:N>)를 순차적으로 시프트하여 래치한 후 제1 내지 제L 시프트어드레스(SADD1<1:N>~SADDL<1:N>)를 출력할 수 있다. 첫번째 인에이블된 리프레쉬커맨드(REF)가 어드레스시프트회로(233)에 입력되는 경우 제1 어드레스시프터(233(1))는 제1 타겟어드레스(TADD1<1:N>)를 제1 시프트어드레스(SADD1<1:N>)로 출력할 수 있다. 두번째 인에이블된 리프레쉬커맨드(REF)가 어드레스시프트회로(233)에 입력되는 경우 제1 어드레스시프터(233(1))는 제1 타겟어드레스(TADD1<1:N>)를 제1 시프트어드레스(SADD1<1:N>)로 출력할 수 있고, 제2 어드레스시프트(233(2))는 앞서 첫번째 리프레쉬커맨드가 입력되었을 때 생성된 제1 시프트어드레스(SADD1<1:N>)를 제2 시프트어드레스(SADD2<1:N>)로 출력할 수 있다. L번째 인에이블된 리프레쉬커맨드(REF)가 어드레스시프트회로(233)에 입력되는 경우 제L 어드레스시프터(233(L))는 제1 내지 제L-1 어드레스시프터(233(1:L-1))를 통해 순차적으로 시프팅되어 전달된 신호를 제L 시프트어드레스(SADDL<1:N>)로 출력할 수 있다.
비교어드레스생성회로(234)는 전송제어신호(TCNT) 및 내부클럭(ICLK)에 응답하여 제1 내지 제L 시프트어드레스(SADD1<1:N>~SADDL<1:N>)를 비교어드레스(CADD<1:N>)로 출력할 수 있다. 좀 더 구체적으로, 비교어드레스생성회로(234)는 전송제어신호(TCNT)가 인에이블되는 경우 내부클럭(ICLK)에 동기하여 제1 내지 제L 시프트어드레스(SADD1<1:N>~SADDL<1:N>)를 순차적으로 비교어드레스(CADD<1:N>)로 선택하여 출력할 수 있다.
차단신호생성회로(235)는 비교어드레스(CADD<1:N>)와 제1 타겟어드레스(TADD1<1:N>)를 비교하여 차단신호(LSTOPB)를 생성할 수 있다. 좀 더 구체적으로, 차단신호생성회로(235)는 비교어드레스(CADD<1:N>)와 제1 타겟어드레스(TADD1<1:N>)가 동일한 경우 인에이블되는 차단신호(LSTOPB)를 생성할 수 있다. 차단신호생성회로(235)는 비교어드레스(CADD<1:N>)와 제1 타겟어드레스(TADD1<1:N>)가 상이한 경우 디스에이블되는 차단신호(LSTOPB)를 생성할 수 있다.
이상을 정리하면 제1 타겟어드레스생성기(231<1>)는 리프레쉬커맨드(REF)가 인에이블되어 어드레스시프트회로(233)에 입력될 때마다 래치어드레스(LADD<1:N>)로부터 제1 타겟어드레스(TADD1<1:N>)를 생성하여 어드레스시프트회로(233)에 저장할 수 있다. 어드레스시프트회로(233)에는 L개의 제1 타겟어드레스(TADD1<1:N>)가 저장될 수 있다. 제1 타겟어드레스생성기(231<1>)는 제1 타겟어드레스(TADD1<1:N>)가 어드레스시프트회로(233)에 저장된 어드레스와 동일한 경우 래치어드레스(LADD<1:N>)로부터 제1 타겟어드레스(TADD1<1:N>)를 생성하는 동작을 차단할 수 있다.
도 6을 참고하면 타겟어드레스출력회로(232)는 제어신호생성회로(31)과 제1 내지 제N 래치출력회로(32(1:N))를 포함할 수 있다.
제어신호생성회로(31)는 제1 뱅크액티브신호(BACT<1>) 및 차단신호(LSTOPB)에 응답하여 내부제어신호(ICNT) 및 반전내부제어신호(ICNTB)를 생성할 수 있다. 좀 더 구체적으로, 제어신호생성회로(31)는 차단신호(LSTOPB)가 로직로우레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 내부제어신호(ICNT) 및 로직하이레벨로 디스에이블되는 반전내부제어신호(ICNTB)를 생성할 수 있다. 제어신호생성회로(31)는 차단신호(LSTOPB)가 로직하이레벨로 디스인에이블되고, 제1 뱅크액티브신호(BACT<1>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 내부제어신호(ICNT) 및 로직로우레벨로 인에이블되는 반전내부제어신호(ICNTB)를 생성할 수 있다.
제1 내지 제N 래치출력회로(32(1:N))는 로직하이레벨로 인에이블되는 내부제어신호(ICNT) 및 로직로우레벨로 인에이블되는 반전내부제어신호(ICNTB)에 응답하여 래치어드레스(LADD<1:N>)를 버퍼링하여 제1 타겟어드레스(TADD1<1:N>)로 출력할 수 있다. 제1 내지 제N 래치출력회로(32(1:N))는 로직로우레벨로 디스에이블되는 내부제어신호(ICNT) 및 로직하이레벨로 디스에이블되는 반전내부제어신호(ICNTB)에 응답하여 래치어드레스(LADD<1:N>)가 제1 타겟어드레스(TADD1<1:N>)로 출력되는 것을 차단할 수 있다.
도 7을 참고하면 비교어드레스생성회로(234)는 전송선택신호생성회로(41) 및 비교어드레스출력회로(42)를 포함할 수 있다.
전송선택신호생성회로(41)는 제1 내지 제L 전송선택신호래치(41(1:L))를 포함할 수 있다. 제1 내지 제L 전송선택신호래치(41(1:L))는 내부클럭(ICLK)에 동기하여 전송제어신호(TCNT)를 순차적으로 순차적으로 시프팅하여 제1 내지 제L 전송선택신호(TSEL<1:L>)를 생성할 수 있다. 제1 내지 제L 전송선택신호래치(41(1:L))는 로직하이레벨로 인에이블된 전송제어신호(TCNT)의 펄스가 입력되는 경우 내부클럭(ICLK)에 동기하여 내부클럭(ICLK)의 한주기 구간만큼 로직하이레벨로 순차적으로 인에이블되는 제1 내지 제L 전송선택신호(TSEL<1:L>)를 생성할 수 있다.
비교어드레스출력회로(42)는 제1 내지 제L 선택출력회로(42(1:L))를 포함할 수 있다. 제1 선택출력회로(42(1))는 제1 전송선택신호(TSEL<1>)가 로직하이레벨로 인에이블되는 경우 제1 시프트어드레스(SADD1<1:N>)를 비교어드레스(CADD<1:N>)로 출력할 수 있다. 제2 선택출력회로(42(2))는 제2 전송선택신호(TSEL<2>)가 로직하이레벨로 인에이블되는 경우 제2 시프트어드레스(SADD2<1:N>)를 비교어드레스(CADD<1:N>)로 출력할 수 있다. 제L 선택출력회로(42(L))는 제L 전송선택신호(TSEL<L>)가 로직하이레벨로 인에이블되는 경우 제L 시프트어드레스(SADDL<1:N>)를 비교어드레스(CADD<1:N>)로 출력할 수 있다.
도 8을 참고하여 비교어드레스생성회로(234)의 동작을 살펴보면 다음과 같다.
도 8에 도시된 바와 같이, 로직하이레벨로 인에이블된 전송제어신호(TCNT)의 펄스가 전송선택신호생성회로(41)에 입력되는 경우 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제L 전송선택신호(TSEL<1:L>)가 순차적으로 로직하이레벨로 인에이블된다. 제1 전송선택신호(TSEL<1>)가 로직하이레벨로 인에이블된 구간에서 제1 시프트어드레스(SADD1<1:N>)가 비교어드레스(CADD<1:N>)로 출력된다. 제2 전송선택신호(TSEL<2>)가 로직하이레벨로 인에이블된 구간에서 제2 시프트어드레스(SADD2<1:N>)가 비교어드레스(CADD<1:N>)로 출력된다. 제L 전송선택신호(TSEL<L>)가 로직하이레벨로 인에이블된 구간에서 제L 시프트어드레스(SADDL<1:N>)가 비교어드레스(CADD<1:N>)로 출력된다.
도 9를 참고하면 차단신호생성회로(235)는 어드레스비교회로(51) 및 차단신호출력회로(52)를 포함할 수 있다.
어드레스비교회로(51)는 비교어드레스(CADD<1:N>)와 제1 타겟어드레스(TADD1<1:N>)가 동일한 경우 로직로우레벨의 비교신호(COM)를 생성할 수 있다. 어드레스비교회로(51)는 비교어드레스(CADD<1:N>)와 제1 타겟어드레스(TADD1<1:N>)가 상이한 경우 로직하이레벨의 비교신호(COM)를 생성할 수 있다.
차단신호출력회로(52)는 전송제어신호(TCNT)가 로직하이레벨로 인에이블된 상태에서 로직로우레벨의 비교신호(COM)가 생성되는 경우 로직로우레벨로 인에이블되는 차단신호(LSTOPB)를 생성할 수 있다.
이상 살펴본 같이 구성된 반도체시스템은 액티브되는 모든 어드레스를 타겟어드레스로 생성하고, 타겟어드레스에 의해 엑세스되는 타겟워드라인에 대한 스마트리프레쉬를 수행하므로, 타겟워드라인에 인접한 워드라인에 연결된 메모리셀의 데이터가 유실되는 것을 방지할 수 있다. 또한, 본 실시예에 따른 반도체시스템은 리프레쉬가 수행되는 타겟어드레스를 저장하고, 저장된 타겟어드레스와 동일한 어드레스는 타겟어드레스로 생성되지 않도록 하여 리프레쉬가 수행되는 속도를 향상시킬 수 있다.
앞서, 도 1에서 살펴본 반도시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 제1 반도체장치 2: 제2 반도체장치
21: 커맨드디코더 22: 어드레스입력회로
23: 타겟어드레스생성회로 24: 리프레쉬수행회로
221: 뱅크액티브신호생성회로 222: 어드레스래치회로
223: 어드레스디코더 224: 디코딩신호래치회로
231(1:K): 제1 내지 제K 타겟어드레스생성기
232: 타겟어드레스출력회로 233: 어드레스시프트회로
234: 비교어드레스생성회로 235: 차단신호생성회로
31: 제어신호생성회로 32(1:N): 제1 내지 제N 래치출력회로
41: 전송선택신호생성회로 42: 비교어드레스출력회로
42(1:N): 제1 내지 제N 선택출력회로
51: 어드레스비교회로 52: 차단신호출력회로

Claims (21)

  1. 액티브동작이 수행되는 경우 뱅크어드레스 및 어드레스를 래치하여 뱅크액티브신호 및 래치어드레스를 생성하는 어드레스입력회로; 및
    상기 뱅크액티브신호에 의해 액티브되는 뱅크에 대한 리프레쉬커맨드가 인에이블될 때마다 상기 래치어드레스를 타겟어드레스로 출력하고, 상기 타겟어드레스를 저장하는 타겟어드레스생성회로를 포함하되,
    상기 타겟어드레스생성회로는
    상기 뱅크액티브신호 및 차단신호에 응답하여 상기 래치어드레스를 상기 타겟어드레스로 출력하는 타겟어드레스출력회로, 및
    상기 타겟어드레스출력회로에서 출력된 타겟어드레스를 수신하고, 상기 리프레쉬커맨드에 응답하여 상기 타겟어드레스를 순차적으로 시프팅하여 제1 및 제2 시프트어드레스로 래치한 후 출력하는 어드레스시프트회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레스입력회로는
    액티브커맨드에 응답하여 상기 어드레스를 래치하여 상기 래치어드레스를 생성하는 어드레스래치회로; 및
    상기 액티브커맨드에 응답하여 상기 뱅크어드레스를 디코딩하여 생성한 뱅크디코딩신호를 래치하여 상기 뱅크액티브신호를 생성하는 디코딩신호래치회로를 포함하는 반도체장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 차단신호는 상기 타겟어드레스가 상기 제1 및 제2 시프트어드레스 중 적어도 하나와 동일한 경우 인에이블되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 타겟어드레스출력회로는 상기 차단신호가 인에이블되는 경우 상기 래치어드레스가 상기 타겟어드레스로 출력하는 것을 차단하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레스시프트회로는
    상기 리프레쉬커맨드에 응답하여 상기 타겟어드레스를 래치한 후 상기 제1 시프트어드레스로 출력하는 제1 어드레스시프터; 및
    상기 리프레쉬커맨드에 응답하여 상기 제1 시프트어드레스를 래치한 후 상기 제2 시프트어드레스로 출력하는 제2 어드레스시프터를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 및 제2 시프트어드레스를 순차적으로 비교어드레스로 출력하는 비교어드레스생성회로; 및
    상기 비교어드레스와 상기 타겟어드레스를 비교하여 상기 차단신호를 생성하는 차단신호생성회로를 더 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 비교어드레스생성회로는
    내부클럭에 응답하여 전송제어신호를 순차적으로 시프팅하여 제1 및 제2 전송선택신호를 생성하는 전송선택신호생성회로; 및
    상기 제1 및 제2 전송선택신호에 응답하여 상기 제1 및 제2 시프트어드레스를 상기 비교어드레스로 출력하는 비교어드레스출력회로를 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 차단신호생성회로는
    상기 비교어드레스와 상기 타겟어드레스를 비교하여 비교신호를 생성하는 어드레스비교회로; 및
    상기 비교신호 및 전송제어신호에 응답하여 상기 차단신호를 생성하는 차단신호출력회로를 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    타겟어드레들의 각각에 의해 엑세스되는 워드라인에 인접한 적어도 하나의 워드라인에 연결된 메모리셀들에 대한 리프레쉬동작을 수행하여 상기 타겟어드레스들에 기초한 스마트리프레쉬동작을 수행하는 리프레쉬수행회로를 더 포함하는 반도체장치.
  13. 뱅크액티브신호 및 차단신호에 응답하여 래치어드레스를 타겟어드레스로 출력하는 타겟어드레스출력회로; 및
    상기 타겟어드레스출력회로에서 출력되는 상기 타겟어드레스를 수신하고, 상기 뱅크액티브신호에 의해 액티브되는 뱅크에 대한 리프레쉬커맨드에 응답하여 상기 타겟어드레스를 순차적으로 시프팅하여 제1 및 제2 시프트어드레스로 래치한 후 출력하는 어드레스시프트회로; 및
    상기 제1 및 제2 시프트어드레스를 순차적으로 비교어드레스로 선택하여 출력하는 비교어드레스생성회로를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 뱅크액티브신호는 액티브커맨드에 응답하여 뱅크어드레스를 디코딩하여 생성한 뱅크디코딩신호를 래치하여 생성되는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 뱅크액티브신호는 액티브커맨드에 응답하여 어드레스를 래치하여 생성되는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 차단신호는 상기 타겟어드레스가 상기 제1 및 제2 시프트어드레스 중 적어도 하나와 동일한 경우 인에이블되는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 타겟어드레스출력회로는 상기 차단신호가 인에이블되는 경우 상기 래치어드레스가 상기 타겟어드레스로 출력하는 것을 차단하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 어드레스시프트회로는
    상기 리프레쉬커맨드에 응답하여 상기 타겟어드레스를 래치한 후 상기 제1 시프트어드레스로 출력하는 제1 어드레스시프터; 및
    상기 리프레쉬커맨드에 응답하여 상기 제1 시프트어드레스를 래치한 후 상기 제2 시프트어드레스로 출력하는 제2 어드레스시프터를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 비교어드레스와 상기 타겟어드레스를 비교하여 상기 차단신호를 생성하는 차단신호생성회로를 더 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 비교어드레스생성회로는
    내부클럭에 응답하여 전송제어신호를 순차적으로 시프팅하여 제1 및 제2 전송선택신호를 생성하는 전송선택신호생성회로; 및
    상기 제1 및 제2 전송선택신호에 응답하여 상기 제1 및 제2 시프트어드레스를 상기 비교어드레스로 출력하는 비교어드레스출력회로를 포함하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 차단신호생성회로는
    상기 비교어드레스와 상기 타겟어드레스를 비교하여 비교신호를 생성하는 어드레스비교부; 및
    상기 비교신호 및 전송제어신호에 응답하여 상기 차단신호를 생성하는 차단신호출력회로를 포함하는 반도체장치.
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